JPS6380619A - 信号優先順位決定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎亙且１ 本発明は信号優先順位決定回路に関し、特に複数の入力
信号を優先順位が予め設定されている複数の信号出力端
へ導出する信号優先順位決定回路に関する。

従来技術 従来、入力信号の優先順位決定回路は複数の入力信号を
シフトレジスタを用いてシフト制御することにより行わ
れる構成となっている。かかる従来の信号優先順位決定
回路では、入力信号をシフトレジスタによってシフトす
る構成であるので、入力信号の優先順位の最高位と最低
位とは変更可能であるが、それ以外の順位の変更はでき
ないという欠点がある。

発明の目的 本発明は従来のかかる欠点を解決すべくなされたもので
あって、その目的とするところは、外部からの任意の設
定υ制御に応じて入力信号を予め優先順位が設定されて
いる出力端へ導出することが可能な信号優先順位決定回
路を提供することにある。

発明の構成 本発明によれば、複数の入力信号を優先順位が予め設定
されている複数の信号出力端へ導出する信号優先順位決
定回路であって、前記複数の信号出力端に夫々対応して
設けられ前記入力信号の一つを対応信号出力端の一つへ
選択的に供給する複数の信号選択手段と、外部制御信号
に応じて前記信号選択手段の各々の選択状態を制御する
制御手段とを有することを特徴とする信号優先順位決定
回路が得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。レジスタ１
は外部からの設定信号１０４〜１０６を同期信号１０７
の立ち上がりで保持して３つの出力１１０〜１１２を出
力する。レジスタ２は設定信号１０４〜１０６を同期信
号１０８の立ち上がりで保持して３つの出力１１３〜１
１５を出力する。またレジスタ３は設定信号１０４〜１
０６を同期信号１０９の立ち上がりで保持して３つの出
力１１６〜１１８を出力する。

アンドゲート４は入力信号１０１とレジスタ１の出力１
１０とをアンドしアンド出力１２０を出力し、アンドゲ
ート５は入力信号１０２とレジスタ１の出力１１１とを
アンドしアンド出力１２１を出力する。

アンドゲート６は入力信号１０３とレジスタ１の出力１
１２とをアンドしアンド出力１２２を出力する。

以下同様に、アンドゲート７〜９は入力信号１０１〜１
０３とレジスタ２の出力１１３〜１１５とを夫々アンド
しこれ等各アンド出力１２３〜１２５を出力し、アンド
ゲート１０〜１２は入力信号１０１〜１０３とレジスタ
３の出力１１６〜１１８とを夫々アンドしこれ等各アン
ド出力１２６〜１２８を出力する。

オアゲート１３はアンドゲート４〜６の出力１２０〜１
２２をオアしオア出力１３０を出力し、オアゲート１４
はアンドゲート７〜９の出力１２３〜１２５をオアしオ
ア出力１３０を出力する。またオアゲート１５はアンド
ゲート１０〜１２の出力１２６〜１２８をオアしオア出
力１３２を出力する。これ等オア出力１３０〜１３２が
予め優先順位が設定された出力となるものであり、本例
では、出力１３０が最高位優先出力であり、出力１３２
が最低位優先出力であるものとする。

次に本実施例の動作について第２図のタイムチャートを
用いて詳細に説明する。第２図は第１図の動作タイミン
グの例を示す図である。まずレジスタ１は設定信号１０
４がローレベル（以下″し”と記す）、設定信号１０５
がハイレベル（以下“Ｈ″と記す）、設定信号１０６が
“Ｌ”のとき同期信号１０７の立ち上がりでこれ等設定
信号１０４〜１０６を保持し、３つの入力信号１０１〜
１０３に夫々対応した３つの出力１１０〜１１３を“Ｌ
”、“Ｈ”、“し”として出力する。よって、入力信号
１０２に対応した出力１１１のみがアクティブとされる
。レジスタ２は設定信号１０４〜１０６がＩＨ１１、Ｉ
ＩＬ”、′シ”のとき同期信号１０８の立ち上がりでこ
れ等設定信号１０４〜１０６を保持し、同じく入力信号
１０１〜１０３に夫々対応した出力１１３〜１１５を“
Ｈ”、“Ｌ”、“Ｌ″として出力する。よって、入力信
号１０１に対応した出力１１３のみがアクティブとされ
る。

また、レジスタ３は設定信号１０４〜１０６が“し”。

“Ｌ”、°゛Ｈ”のとき同期信号１０９の立ち上がりで
これ等設定信号１０４〜１０６を保持し、同じく入力信
号１０１〜１０３に夫々対応した出力１１６〜１１８を
“し”、“Ｌ”、“Ｈ”とする。よって、入力信号１０
３に対応した出力１１８のみがアクティブとされる。

このとき入力信号１０１〜１０３が“Ｌ”であると、ア
ンドゲート４〜１２の出力１２０〜１２８及びオアゲー
ト１３〜１５の出力信号１３０〜１３２はすべて”Ｌ”
である。いま入力信号１０１が°°Ｈ”になると、入力
信号１０１はアンドゲート４とアンドゲート７とアンド
ゲート１０とに夫々入力されているので、アンドゲート
４は入力信号１０１とレジスタ１の出力１１０とをアン
ドゲートすることから、レジスタ１の出力１１０は“Ｌ
”なのでアンドゲート４の出力１２０は“Ｌ”のままで
ある。アンドゲート７は入力信号１０１とレジスタ２の
出力１１３とをアンドゲートすることから、レジスタ２
の出力１１３はアクティブ化されてｔ−１”なのでアン
ドゲート７の出力１２３は“Ｈ”となる。また、アンド
ゲート１０ｊよ入力信号１０１とレジスタ３の出力１１
６とをアンドゲートすることから、レジスタ３の出力１
１６は“Ｌ”なのでアンドゲート１０の出力１２６は“
Ｌ″のままである。

オアゲート１３は、アンドゲート４〜６の出力１２０〜
１２２がすべて“し”であるので、出力信号１３０は“
し”のままであり、オアゲート１４は、アンドゲート８
，９の出力１２４．１２５が“Ｌ″であるが、アンドゲ
ート７の出力１２３が“Ｈ”なので出力信号１３１を“
Ｈ″とする。オアゲート１５は、アンドゲート１０〜１
２の出力１２６〜１２８がすべて“し”であるので、出
力信号１３２は“Ｌ″のままである。このことは入力信
号１０１は出力信号１３１と論理的に接続されているこ
とを示す。

以下同様に、入力信号１０２が“Ｈ”になると、この入
力信号１０２はアンドゲート５とアンドゲート８とアン
ドゲート１１とに夫々入力されているので、アンドゲー
ト５．８．１１はレジスタ１〜３の各出力１１１，１１
４，１１７と入力信号１０２とをアンドすることから、
レジスタ１〜３の出力１１１．１１４゜１１７は大々“
Ｈ”、　　“Ｌ″、“Ｌ″となる。よって、アンドゲー
ト５．８．１１の出力１２１　、１２４．１２７は“Ｈ
”、“Ｌ”、“し”となるので、オアゲート１３は、ア
ンドゲート５の出力１２１がＨＮなので出力信号１３０
として“Ｈ”を出力する。オアゲート１４は、アンドゲ
ート８の出力１２４が“Ｌ”なので出力信号１３１は前
の状態のまま（“Ｈ″）である。オアゲート１５は、ア
ンドゲート１１の出力１２７が“し”なので出力信号１
３２は前の状態のまま（Ｌ”）である。よって、入力信
号１０２は出力信号１３０と論理的に接続されているこ
とになる。

次に、入力信号１０３が“Ｈ”になると、この入力信号
１０３はアンドゲート６とアンドゲート９とアンドゲー
ト１２とに夫々供給されているので、アンドゲート６．
９．１２はレジスタ１．２．３の各出力１１２，１１５
，１１８と入力信号１０３とをアンドゲートすることか
ら、レジスタ１〜３の出力１１２゜１１５．１１８は夫
々“Ｌ”、′Ｌ″　１１　Ｈ１９となる。

よって、アンドゲート６．９．１２の出力１２２．１２
５．１２８は“し”、“Ｌ″、“Ｈ”となるので、オア
ゲート１３は、アンドゲート６の出力１２２がＬ”なの
で出力信号１３０は前の状態のまま（“Ｈ”）である。

オアゲート１４は、アンドゲート９の出力１２５が°Ｌ
”なので出力信号１３１は前の状態のまま（“Ｈ”）で
ある。オアゲート１５は、アンドゲート１２の出力１２
８が“Ｈ”なので出力信号１３２として“Ｈ”を出力す
る。よって入力信号１０３は出力信号１３２と論理的に
接続されていることになる。

ここで、優先度として出力信号１３０を最高位とし出力
信号１３２を最低位とすると、入力信号１０１゜１０２
、１０３は入力信号１０２→入力信号１０１→入力信号
１０３の順に優先順位が割り当てられたことになる。

上記において、実施例は３人力の優先決定回路であるが
、同様の構成にて多入力の優先決定回路を構成できるこ
とは明白である。

この様に、予め優先順位が設定されている複数の出力端
（１３０〜１３２）に対応して信号選択手段（アンドゲ
ート４〜１２．オアゲート１３〜１５）を設け、この信
号選択手段として複数の入力信号（１０１〜１０３）を
夫々択一的に選択して対応出力端へ導出する構成とし、
これ等信号選択手段の選択動作を外部設定制御信号（１
０４〜１０６）に応じて制御する制御手段（１〜３）を
設けることによって、入力信号優先順位を任意とし得る
ことになる。

発明の効果 叙上の如く、本発明によれば、制御手段としてのレジス
タ１〜３に所望の優先順位設定のための設定制御信号を
導入して保持せしめ、このレジスタの出力により選択手
段の入力信号選択動作を制御して、入力信号を所望の出
力端と論理的に接続することにより、入力信号の優先度
を任意に設定できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第１図の回
路の動作を示すタイムチャートである。 主要部分の符号の説明 １〜３・・・・・・レジスタ

Claims (2)

【特許請求の範囲】
1. （１）複数の入力信号を優先順位が予め設定されている
   複数の信号出力端へ導出する信号優先順位決定回路であ
   って、前記複数の信号出力端に夫々対応して設けられ前
   記入力信号の一つを対応信号出力端の一つへ選択的に供
   給する複数の信号選択手段と、外部制御信号に応じて前
   記信号選択手段の各々の選択状態を制御する制御手段と
   を有することを特徴とする信号優先順位決定回路。
2. （２）前記制御手段は前記選択手段に夫々対応して設け
   られ前記入力信号の数に対応した制御出力端を有しかつ
   前記外部制御信号の組合せに応じて前記制御出力端を択
   一的にアクティブとする制御信号発生手段を有し、前記
   選択手段の各々はこのアクティブとされた制御出力端に
   対応した入力信号を選択するよう構成されていることを
   特徴とする特許請求の範囲第１項の信号優先順位決定回
   路。