JPS6378609A - 循環冗長検査コード及び準ランダムナンバー発振器機能を組合せた回路 - Google Patents

循環冗長検査コード及び準ランダムナンバー発振器機能を組合せた回路

Info

Publication number
JPS6378609A
JPS6378609A JP62220549A JP22054987A JPS6378609A JP S6378609 A JPS6378609 A JP S6378609A JP 62220549 A JP62220549 A JP 62220549A JP 22054987 A JP22054987 A JP 22054987A JP S6378609 A JPS6378609 A JP S6378609A
Authority
JP
Japan
Prior art keywords
signal
shift register
oscillator
stage
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62220549A
Other languages
English (en)
Inventor
チヤールズ　ローレンス　デイビス
ジエリー　レイ　サンダース
ジエームス　アレン　レンチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Abbott Laboratories
Original Assignee
Abbott Laboratories
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Abbott Laboratories filed Critical Abbott Laboratories
Publication of JPS6378609A publication Critical patent/JPS6378609A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般に準ランダムビットパターンを発生する
ための電子回路に関する。さらに特に、本発明は、二つ
の発振器が多くのそれらの共通の電子素子をともにする
やシ方で、循環冗長検査コード発振器及び準ランダムナ
ンバー発振器を組合した回路に関する。
〔従来の技術〕
循環冗長検査コード（ＣＲＣＣ）発振器回路及び準ラン
ダムナンバー発振器回路の両者は、それぞれ周知である
。
ＣＲＣＣ発振器回路は、二三の応用を除いて挙げられる
デジタル記碌、衛星通信及びケーブルテレビジョンデー
タ移送システムに広く用いられている。例えばクリート
（Ｃｒｅｅｄ）ら米国特許第４５４Ｃ４２９８号：ゼヒ
ト（Ｓｅｃｈｅｔ　）ら米国特許第４３５４２０１号；
ギロー（Ｇｕｉｌｌｏｕ）米国特許第４３５２．０１１
号及びギロー米国特許第４３３７．４８３号参照。準ラ
ンダムナンバー発振器回路も又集積回路テスト、制限さ
れたアクセス、ケーブル及びビデオテキストの予約及び
多くの他の応用に広く用いられている。例えばゼヒトら
米国特許第４３５４２０１号：ギロー米国特許第４３５
２．０１１号；デビツドソン（Ｄａｖｉｄｓｏｎ　）米
国特許第４３２０．５０９号；パス（Ｂａ５ｓ　）米国
特許第４２９Ｌ３８６号：パス米国特許第４，２２２．
５１４号及びラム（Ｌａｍ）ら米国特許第４２１ａ３７
４号参照。
成る場合には、特に集積回路テスト及び制限されたアク
セス、ケーブル及びビデオテキスト予約サービスにおい
て、ＣＲＣＣ発振器及び準ランダムナンバー発振器回路
は、同じ回路ではないが、ともに同時に用いられている
。
しかしながら、共通の電子回路素子が従来の技術の適用
におけるように重複しているよシむしろともにしている
ＣＲＣＣ発振器及び準ランダムナンバー発振器の機能を
組合わすことは、本発明者らの知る限シ誰も示唆してい
ない。
個々の論理型のこのような回路デザインは、必要な電子
回路素子の数の減少により、コストの利点をもたらす。
その上、エネルギー消費の改良が、同じ理由で得られる
。集積回路の形において、提案されたデザインの利点は
、又貴重な基材のスペースの節約を含み、それは次に追
加の論理素子の組立てに用いられうる。
〔発明の概要〕
従って、０８００発振器及び準ランダムナンバー発振器
の機能を組合わせ、そして二つの発振器が共通の電子部
品をともにしている単純化された回路デザインを提供す
るのが本発明の目的である。
操作のモードを容易且早くコントロールする手段を有す
る回路を提供するのが本発明の他の目的である。
誤りのないデータ移送及び受信を確実にするためのＣＲ
Ｃコード及び制限されたアクセスコードとして用いられ
るための選択された準ランダムビットシーケンスを発振
するように特に適合された回路を提供するの力体発明の
他の目的である。
前述の目的及びそれにともなう利点は、循環冗長検査コ
ード及び準ランダムナンバー発振器機能を組合わせた回
路を提供することにより達成される。回路は、複数のス
テージを有するシグナルシフティング素子、シフティン
グ素子に接続したフィードバック部分及びコントロール
部分よりなる。フィードバック部分は、シグナルシフテ
ィング素子の選択されたステージからのシグナルに基い
て操作し、そして得られたシグナルをその選択された前
のステージにフィードバックする。コントロール部分は
、シグナルに基いてフィードバック部分の操作を選択的
にコントロールして、回路を循環冗長検査コード発振器
又は準ランダムナンバー発振器の何れかとして操作させ
る。
本発明の特徴と思われる新規な特徴は、特許請求の範囲
に示される。本発明それ自体は、図面とともに本発明の
現在の好ましい態様を構成する循環冗長検査コード及び
準ランダムナンバー発振器機能を組合わした回路の下記
の詳しい記述に関して、最も良く理解されるだろう。
唯一の図面である第１図は、本発明によりＣＲＣＣ及び
準ランダムナンバー発振器機能を組合わした現在好まし
い回路のデザインを示す概略図である。
第１図において、本発明の現在好ましい態様を構成する
循環冗長検査コード（ＣＲＣＣ）発振器及び準ランダム
ナンバー（ＰＲＮ）発振器の機能を組合わせた回路が示
される。
現在の好ましいＣＲＣＣ／ＰＲＮ回路は、一般にＣＲＣ
Ｃ及びＰＲＮ発振器をともにする１６ステージ線形フイ
ードバツクシフトレジスター、ＣＲＣＣ発振器用の第一
の線形フィードバック部分、ＰＲＮ発振器用の第二の線
形フィードバック部分及び回路の操作のモードをコント
ロールするためのコントロール部分よりなる。
１６ステージシフトレジスターは、直列に接続されたラ
ッチ１０〜２５よりなる。ラッチ１３を除いてラッチ１
０〜２５はそれぞれ地面に接続されたそのセット端子Ｓ
を有する。ラッチ１３を除くラッチ１０〜２５は、それ
ぞれ又クリアライン２７に接続されたその復帰端子Ｒを
有する。
ラッチ１３のセットＳ及び復帰Ｒ端子は、下記の如くコ
ントロール部分に接続される。ラッチ１０〜２５のそれ
ぞれは、時計ライン２６に接続されたその時計端子Ｃを
有する。
ライン２６の時計シグナルは、データライン２９のデー
タビットの入力速度と同期化される。ラッチ１０，１４
゜１５．２１．２２及び２５を除いて、各ラッチの出力
端子Ｑは、次のランチのデータ入力端子りに直接接続さ
れる。
ラッチ１０のデータ入力端子りは、下記の第一及び第二
の線形フィードバック部分の出力に接続される。ラッチ
１４の出力端子Ｑ及びラッチ１５のデータ入力端子りは
、下記の第二の線形フィードバック部分の入力及び出力
にそれぞれ接続されている。ラッチ２１の出力端子Ｑ及
びラッチ乙のデータ入力端子ＤＦｉ、同様に下記の第二
の線形フィードバック部分の入力及び出力にそれぞれ接
続される。ラッチ２５の出力端子Ｑは、下記の第一及び
第二の線形フィードパック部分の入力に接続される。
好ましい回路の第一の線形フィードバック部分は、周知
＋７）ＣＲＣ−ＣＣＩＴＴ標準を満たす。ＣＲＣ−ＣＣ
ＩＴＴｆｆ　−ドは、フオームＸ”＋Ｘ”＋Ｘ’＋１の
１６ビツト２進多項式である。ＣＲＣ−ＣＣＩＴＴ標準
はその高度の誤シの検出のため好ましいが、好ましい回
路におけるその充足は単なる例示であシ、さらに多くの
他のＣＲＣコードも又特定の適用について満足すること
は理解されよう。
一般に、１６ビツトＣＲＣ−ＣＯＩＴＴコードは、入力
データビットにより１６ステージシフトレジスターの第
１６番目のステージの出力ビットをＸ　ＯＲＬ、そして
得られたビットを第１番目のステージの入力にフィード
バックすることにより発生する。得られたビットは又第
５番目のステージの出力ビットによりＸＯＲされ、そし
てその操作から生ずるビットは、第６番目のステージに
入力される。第１６番目のステージの出力においてＸＯ
Ｒ操作により生ずるビットは、又第１２番目のステージ
の出力ビットによりＸＯＲされ、そして得られたビット
は第１３番目のステージに入力される。
特に現在好ましい回路において、ラッチ２５の出力端子
Ｑは、ＸＯＲゲート３５の入力に接続される。ＸＯＲゲ
ート３５の他の入力は、データ入力ライン２９へ接続さ
れる。
ＸＯＲゲート３５の出力は、ＡＮＤゲート４０の入力に
接続される。ＡＮＤゲート４０の他の入力は、下記の如
くコントロール部分へ接続される。ＡＮＤゲート４０の
出力は、ＯＲゲート３９の入力へ接続される。ＯＲゲー
ト３９の他の入力は、下記の第二の線形フィードバック
部分の一部よりなるＡＮＤゲート３８の出力に接続され
る。ＯＲゲート３９の出力は、ラッチ１０のデータ入力
端子りへ接続され、そして下記の第二の線形フィードバ
ック部分の一部よりなるＡＮＤゲート３７０入カへ接続
される。
ＸＯＲゲート３５の出力は、又ＸＯＲゲート４４及び４
５の入力へ接続される。ＸＯＲゲート４４の他の入力は
、ラッチ１４の出力端子Ｑへ接続される。ＸＯＲゲート
４５の他の入力は、ラッチ２１の出力端子Ｑへ接続され
る。
ＸＯＲゲート４４の出力は、ＡＮＤゲート４３０入力へ
接続される。ＡＮＤゲート４３の他の入力は、下記の如
くコントロール部分へ接続される。ＡＮＤゲート４３の
出力は、ＯＲゲート４２０入力へ接続される。ＯＲゲー
ト４２の他の入力は、下記の第二の線形フィードバック
部分の一部よりなるＡＮＤゲート４１の出力に接続され
る。ＯＲゲート４２の出力は、ラッテ１５のデータ入力
端子りに接続される。
ＸＯＲゲート４５の出力は、ＡＮＤゲート４６の入力に
接続される。ＡＮＤゲート４６の他の入力は、下記の如
くコントロール部分に接続される。ＡＮＤゲート４６の
出力は、ＯＲゲート４７の入力に接続される。ＯＲゲー
ト４７の他の入力は、下記の第二の線形フィードバック
部分の一部よりなるＡＮＤゲート４８の出力に接続され
る。ＯＲゲート４７の出力は、ラッチ２２のデータ入力
端子りに接続される。
ラッチ２５の出力端子Ｑは、又ＡＮＤゲート３６の入力
に接続される。ＡＮＤゲート３６の他の入力は、下記の
如くコントロール部分に接続される。ＡＮＤゲート３６
の出力は、ライン４９のビット・シリアルＣＲＣ出力コ
ードである。
第二の線形フィードバック部分は、シフトレジスターを
通して循環する準ランダムビットパターンを発生する。
特に、下記の好ましい第二の線形フィードバック部分は
、シフトレジスターで下記の６４−ビット準ランダムナ
ンバーを発生する。
特定の準ランダムナンバーは、下記の如くシフトレジス
ターに値をプレセットすることにより選択される。この
ようにして生成した選択された準ランダムナンバーは、
アクセスコードとして非常に有用である。もち論、回路
は又アクセスコード発生以外の応用に用いられることが
見い出されたことは理解されよう。このような場合、シ
フトレジスターは予定された値により初期化されるか又
はされない。
又、前述のビットパターンは単に例示に過ぎず、そして
多くの他の準ランダムナンバーが単にシフトレジスター
において初期化値を変えることにより又は以下に示され
る第二の線形フィードバック部分の構造を変えることに
より発生されうろことも理解されよう。
特に現在好ましい回路において、ラッチ２３及び２５の
出力端子Ｑは、ＸＯＲゲー）３０の入力に接続される。
ランチ２０及び２２の出力端子Ｑは、ＸＯＲゲート３２
の入力に接続される。ＸＯＲゲート３０及び３２の出力
は、ＸＯＲゲー）３１の入力に接続される。従って、Ｘ
ＯＲゲート３１によるビット出力は、シフトレジスター
の第１１番、第１３番、第１４番及び第１６番のステー
ジの出力のビットのＸＯＲ機能よりなる。
ＸＯＲゲート３１の出力は、ＡＮＤゲート３８の入力に
接続される。ＡＮＤゲート３８の他の入力は、下記の如
くコントロール部分に接続される。ＡＮＤゲート３８の
出力は、ＯＲゲート３９０入力に接続され、後者の出力
は、上記の如くラッチ１０のデータ入力端子りに接続さ
れる。
ＯＲゲート３９の出力は、又ＡＮＤゲート３７の入力に
接続される。ＡＮＤゲート３７の他の入力は、下記の如
くコントロール部分に接続される。ライン５０のＡＮＤ
ゲート３７の出力は、ビット・シリアル準ランダムアク
セスコードである。
ＡＮＤゲート４１及び４８は、ラッチ２５の出力端子Ｑ
及びラッチ１０のデータ入力端子りの間のフィードバッ
ク路の一部ではない。しかし、それらはコントロール部
分のコントロールの下で第二のフィードバックの操作と
協力し、それ故簡便のために第二のフィードバック部分
とともに記載される。Ａ　Ｎ　Ｄゲート４１は、ラッチ
１４の出力端子Ｑに接続された一つの入力及びコントロ
ール部分に接続された他の入力を有する。ＡＮＤゲート
４８は、ラッチ２１の出力端子Ｑに接続された一つの入
力及びコントロール部分に接続された他の入力を有する
。ＡＮＤゲート４１の出力はＯＲゲート４２の入力に接
続され、そしてＡＮＤゲート４８の出力は上述の如（Ｏ
Ｒゲート４７の入力に接続される。
コントロール部分は、ＣＲＣＣ／ＰＲＮ回路の操作のモ
ートラコントロールしそしてシフトレジスターをクリア
したシプレセットする。モードコントロールライン２８
は、ＡＮＤゲート３３．３７，３８．４１及び４８の入
力そしてインバーター５１の入力に接続される。インバ
ーター５１の出力は、インバートされるモードライン５
２によりＮＯゲート３４，３６．４０．４３及び４６の
入力に接続される。ＡＮＤゲー）３６，３７．３８，４
０，４１．４３゜４６及び４８の他の入力は前述した。
クリアライン２７は、ＡＮＤゲート３３及び３４の他の
入力である。ＡＮＤゲート３３の出力は、ランチ１３０
セツト端子Ｓに接続される。
ＡＮＤゲート３４の出力は、ラッチ１３の復帰端子Ｒに
接続される。
操作に当って、ＣＲＣＣ／ＰＲＮ回路の操作のモードは
、先ずモードコントロールライン２８にシグナルを送る
ことによりセットされる。モードコントロールライン２
８の論理高シグナル及びインバートされたモードコント
ロールライン５２の対応する論理低シグナルは、回路を
して準ランダム発振器モードで機能させる。逆に、モー
ドコントロールライン２８の論理低レベルシグナル及び
インバートされたモードコントロールライン５２の対応
する論理高レベルシグナルは、０８００発振器モードに
おいて回路を操作する。
モートコントロールライン２８のシグナルは、選択され
たモードにおける回路の操作が完了するまで保持されね
ばならない。これは、例えば従来のＳ−Ｒラッチ（図示
せず）を用いてシグナルを２ツチすることにより達成さ
れよう。
操作モードがセットされた後に、高レベル論理シグナル
がクリアライン２７に置かれる。準ランダム発振器モー
ドにおいて、これはラッチ１３をプレセットするほど高
くＡＮＤゲート３３の出力を上げる。ラッテ１３の復帰
端子Ｒに接続されたＡＮＤゲート３４の出力を、インバ
ートされるモードコントロールライン５２の低シグナル
により低く保持される。クリアライン２７の高シグナル
は、ラッチ１０〜１２及び１４〜２５の残シをリセット
する。従って、準ランダム発振器モードにおけるクリア
ライン２７の高シグナルは、０００８十六進法にシフト
レジスターをプレセットする。
０８００発振器モードにおいて、モードコントロールラ
イン２８の低シグナルは、ラッチ１３のセット端子Ｓに
接続されたＡＮＤゲート３３の出力を低に保つ。インバ
ートされたモードコントロールライン５２の高シグナル
及びクリアライン２７の高シグナルは、ラッチ１３の復
帰端子Ｒに接続されたＡＮＤゲート３４の出力を又高く
させる。従って、０８００発振器モードにおいて、すべ
てのラッチ１０〜２５は、クリアライン２７の高シグナ
ルによりリセットされる。
モードがセットされそしてシフトレジスターがクリア又
はプレセットされた後に、時計シグナルが時計ライン２
６に入る。それと同時且同期的に、データビットが、同
じ速度でデータ入力ライン２９の回路に記録される。準
ランダムナンバー発振器モードにおいて、ラッチ１３の
プレセットピットは、シフトレジスターを通って遂次記
録される。
ラッチ１４の出力端子Ｑにおいて、それはラッチ１５の
データ入力端子りへ入力される前に、ＡＮＤゲート４１
及びＯＲゲート４２を経て拡がる。ＯＲゲート４２の入
力に接続されたＡＮＤゲート４３の出力は、インバート
されたモートコントロールライン５２の低シグナルによ
り低に保たれ、そしてＯＲゲート４２の出力を行わない
。同様に、ラッテ２１の出力端子Ｑにおいて、出力ビッ
トは、ラッチ２２のデータ入力端子りへ入力される前に
ＡＮＤゲート４８及びＯＲゲート４７を経て拡がる。Ａ
ＮＤゲート４６の出力は、インバートされたモードコン
トロールラインの低シグナルにより低に保たれ、それ故
ＯＲゲート４７の出力に影響しない。
各時計周期中、ラッチ２０．２２．２３及び２５の出力
端子Ｑのビットは、ＸＯＲゲート３０〜３２によりＸＯ
Ｒされ、そして得られたビットはＡＮＤゲート３８及び
ＯＲゲート３９を経てラッチ１０のデータ入力端子Ｄヘ
フィードバックされて、準ランダムナンバー発振器線形
フィードバックループを完成させる。ＯＲゲート３９の
入力に接続されたＡＮＤゲート４０の出力は、インバー
トされたモードコントロールライン５２の低シグナルに
より低に保たれる。ＯＲゲート３９によるビット出力は
、又ＡＮＤゲート３７を経て拡がり、後者の出力は、上
述の表のフオーマートに示されたシリアル６４ビツト準
ランダムアクセスコードである。
ＣＲＣＣ発振器モードにおいて、シフトレジスターは最
初クリアである。データビットがデータライン２９に記
録されるとき、それらはＸＯＲゲート３５によりラッチ
２５の出力端子Ｑにビットによ？：＞ｘｏＲされる。得
られたビットは、ＡＮＤゲー）４０及びＯＲゲート３９
を経てランチ１０のデータ入力端子りへ拡がって、ＣＲ
ＣＣ発振器線形フィードバックループを完成させる。Ｏ
Ｒゲート３９の入力に接続されたＡＮＤゲート３８の出
力は、モードコントロールライン２８の低シグナルによ
り低に保たれ、それ故ＯＲゲート３９の出力に影響しな
い。ラッチ２５の端子Ｑからのビット出力は、又シリア
ルな形でＡＮＤゲート３６を経て拡がり、そしてライン
４９の発生された１６ビツトシリアルＣＲＣコードより
なる。
シフトレジスターにおいて、各ステージのビットは、各
時計周期により次のステージに遂次波がる。ラッチ１４
の出力端子Ｑのビットは、ＸＯＲゲート４４によりＸＯ
Ｒゲートの出力のビットによりＸＯＲされる。得られる
ビットは、ラッチ１５のデータ入力端子りへ入力される
前に、ＡＮＤゲート４３及びＯＲゲート４２を経て拡が
る。ＯＲゲート４２の入力に接続されたＡＮＤゲート４
１の出力は、モードコントロールライン２８の低シグナ
ルにより低に保たれ、それ故ＯＲゲート４２の出力に影
響しない。同様に、ラッチ２１の出力端子Ｑのビットは
、ＸＯＲゲート４５によ５ＸＯＲゲート３５の出力のビ
ットによ５ＸＯＲされる。
得られるビットは、ＡＮＤゲート４６及びＯＲゲート４
７を経てラッチ２２のデータ入力端子りへ拡がる。ＯＲ
ゲート４７の入力へ接続したＡＮＤゲート４８の出力は
、モードコントロールライン２８の低シグナルにより低
に保たれ、それ故ＯＲゲート４７の出力に影響しない。
記載されたことは、準ランダムナンバー発振器及び循環
冗長検査コード発根器の機能を合わせた回路の種々の様
相であυ、その回路は本発明の現在の好ましい態様を構
成する。前述の記述及びそれに伴う図面は単に例示に過
ぎず、その上本発明の範囲（特許請求の範囲により規定
される）を決して制限し力いことは理解されよう。好ま
しい態様に対する種々の変化及び改変は、当業者に明ら
かであろう。
このような変化及び改変は、含まれる力へ　しかしシフ
トレジスターの長さ及びタイプの変化、フィードバック
路の構造及び論理の変化、シフトレジスターのプレセッ
ト値の変化などに限定されない。このような変化及び改
変は、本発明の本質及び範囲から離れることなくなされ
うる。従って、すべてのこのような変化及び改変そして
他の同等なものは、特許請求の範囲によりカバーされる
。
【図面の簡単な説明】
第１図は、本発明によるＣＲＣＣ及び準ランダムナンバ
ー発振器機能を組合わせた現在好ましい回路のデザイン
を説明する概略図である。

Claims (9)

    【特許請求の範囲】
  1. （１）複数のシグナルを遂次移動させるための複数のス
    テージを有するシフテイング手段； 選択されたステージからのシグナルについて操作しそし
    て得られたシグナルを選択された前のステージにフィー
    ドバックするための、該シフテイング手段に接続したフ
    ィードバック手段；そして 該シグナルに基いて該フィードバック手段の操作を選択
    的にコントロールして、回路が循環冗長検査コード発振
    器又は準ランダムナンバー発振器モードの何れかで操作
    するためのコントロール手段 よりなる循環冗長検査コード及び準ランダムナンバー発
    振器機能を組合わせる回路。
  2. （２）循環冗長検査コード発振器のモードで入力データ
    を該フィードバック手段に入らしめるための、該コント
    ロール手段に応答する該フィードバック手段に接続した
    データ入力手段を含む特許請求の範囲第（１）項記載の
    回路。
  3. （３）循環冗長検査コード発振器モードにおいて該シフ
    テイング手段をクリアーにし、さらに準ランダム発振器
    モードで選択された値により該シフテイング手段を初期
    化するための、該コントロール手段に応答する該シフテ
    イング手段に接続した手段を含む特許請求の範囲第（１
    ）項記載の回路。
  4. （４）該シフテイング手段の少くとも一つの選択された
    ステージと該コントロール手段に応答する次の連続する
    そのステージとの間に論理的にはさまれて、該循環冗長
    検査コード発振器モードにおいて前記の少くとも一つの
    選択されたステージから前記の次の連続するステージに
    移動するシグナルに基いて操作する手段を含む特許請求
    の範囲第（１）項記載の回路。
  5. （５）複数のシグナルを遂次移動するための複数のステ
    ージを有するシフトレジスター； データ入力シグナル及び少くとも一つの選択されたステ
    ージからのシグナルに基いて操作し、そして得られたシ
    グナルを少くとも一つの選択された前のステージへフィ
    ードバックして循環冗長検査コードを発振するための、
    該シフトレジスターに接続した第一の線形フィードバッ
    ク手段； 少くとも一つの選択されたステージからのシグナルに基
    いて操作し、そして得られたシグナルを少くとも一つの
    選択された前のステージにフィードバックして準ランダ
    ムナンバーを発振するための、該シフトレジスターに接
    続した第二の線形フィードバック手段；そして 前記の第一及び第二の線形フィードバック手段をして選
    択的にそれぞれのシグナルについて操作可能及び操作不
    能にし、それにより該回路が循環冗長検査コード発振器
    モード又は準ランダムナンバー発振器モードの何れかで
    選択的に操作するようにされたコントロール手段 よりなる循環冗長検査コード及び準ランダムナンバー発
    振器機能を組合せた回路。
  6. （６）循環冗長検査コード発振器モードにおいて該シフ
    トレジスターをクリアにしそして準ランダムナンバー発
    振器モードにおいて選択された値により該シフテイング
    手段を初期化するための、該コントロール手段に応答す
    る該シフトレジスターに接続した手段を含む特許請求の
    範囲第（５）項記載の回路。
  7. （７）該シフテイング手段の少くとも一つの選択された
    ステージと該コントロール手段に応答するその次の連続
    したステージとの間に論理的にはさまれて、該循環冗長
    検査コード発振器モードにおいて前記の少くとも一つの
    ステージから前記の次の連続したステージに移動するシ
    グナルに基いて操作する手段を含む特許請求の範囲第（
    ５）項記載の回路。
  8. （８）シグナルを移動するための複数のステージを有す
    るシフトレジスター； データ入力シグナル及び少くとも一つの選択されたステ
    ージからのシグナルに基いて操作しそして得られたシグ
    ナルを少くとも一つの前のステージにフィードバックす
    るための、該シフトレジスターに接続した線形フィード
    バック手段（該シグナルに基く該線形フィードバック手
    段の操作が、循環冗長検査コード又は該シフトレジスタ
    ーの準ランダムアクセスコードの何れかを選択的に発生
    しうるようにコントロール可能である）； 循環冗長検査コード発振器モード又は準ランダムナンバ
    ー発振器モードの何れかにおいて該線形フィードバック
    手段の操作のモードを選択的にコントロールするための
    、モードコントロールシグナルに応答するコントロール
    手段； 該循環冗長検査コード発振器モードにおいて前記の少く
    とも一つの選択されたステージから前記の次の連続した
    ステージへ移動するシグナルに基いて操作するための、
    少くとも一つの選択されたステージと該シフトレジスタ
    ーの次の連続したステージとの間に論理的にはさまれた
    該コントロール手段に応答する手段； 該循環冗長検査コード発振器モードにおいて該線形フィ
    ードバック手段に入力データシグナルを提供するための
    、該コントロール手段に応答するデータ入力手段； 該モードコントロールシグナルの状態に応じて該循環冗
    長検査コード又は該準ランダムアクセスコードの何れか
    を出力するための、該コントロール手段に応答するデー
    タ出力手段；そして 該循環冗長検査コード発振器モードにおいて該シフトレ
    ジスターを選択的にクリアしそして該準ランダムナンバ
    ー発振器モードにおいて選択された値により該シフトレ
    ジスターをプレセットするための、該コントロール手段
    及びクリアシグナルに応答する該シフトレジスターに接
    続した手段よりなる循環冗長検査コード及び準ランダム
    ナンバー発振器機能を組合した回路。
  9. （９）複数のシグナルを移動するための、複数のステー
    ジを有するシフトレジスター； 少くとも一つの選択されたステージからのシグナルに基
    いて操作しさらに得られたシグナルを少くとも一つの選
    択された前のステージにフィートバックして該シフトレ
    ジスターにおいて準ランダムビットパターンを発生させ
    るための、該シフトレジスターに接続した線形フィート
    バック手段； 該シグナルに基いて該線形フィートバック手段の操作を
    選択的にコントロールして該シフトレジスターにおいて
    発生した準ランダムビットパターンを前記の少くとも一
    つのモードコントロールラインの該シグナルによりコン
    トロールするための、少くとも一つのモードコントロー
    ルラインのシグナルに応答するコントロール手段 よりなるプログラム可能な準ランダム発振器。
JP62220549A 1986-09-18 1987-09-04 循環冗長検査コード及び準ランダムナンバー発振器機能を組合せた回路 Pending JPS6378609A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/908,541 US4771429A (en) 1986-09-18 1986-09-18 Circuit combining functions of cyclic redundancy check code and pseudo-random number generators
US908541 1986-09-18

Publications (1)

Publication Number Publication Date
JPS6378609A true JPS6378609A (ja) 1988-04-08

Family

ID=25425950

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62220549A Pending JPS6378609A (ja) 1986-09-18 1987-09-04 循環冗長検査コード及び準ランダムナンバー発振器機能を組合せた回路

Country Status (8)

Country Link
US (1) US4771429A (ja)
EP (1) EP0260413B1 (ja)
JP (1) JPS6378609A (ja)
AT (1) ATE96588T1 (ja)
AU (1) AU590449B2 (ja)
CA (1) CA1265252A (ja)
DE (1) DE3787946T2 (ja)
ES (1) ES2056800T3 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012503829A (ja) * 2008-09-23 2012-02-09 クゥアルコム・インコーポレイテッド リニアフィードバックシフト命令を実行するためのシステムおよび方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170401A (en) * 1988-06-02 1992-12-08 Rockwell International Corporation High integrity single transmission line communication system for critical aviation information
JP2624299B2 (ja) * 1988-06-09 1997-06-25 株式会社日立製作所 加速演算回路
JPH03219725A (ja) * 1988-10-28 1991-09-27 Mitsubishi Electric Corp 誤り検査コード生成装置および伝送誤り検出装置
JPH02125532A (ja) * 1988-11-04 1990-05-14 Sony Corp Ｂｃｈ符号の復号装置
US4959832A (en) * 1988-12-09 1990-09-25 International Business Machines Parallel pseudorandom pattern generator with varying phase shift
US4914706A (en) * 1988-12-29 1990-04-03 777388 Ontario Limited Masking sound device
US5029171A (en) * 1989-05-25 1991-07-02 Hughes Aircraft Company Test vector generation system
US4978955A (en) * 1989-11-09 1990-12-18 Archive Corporation Data randomizing/de-randomizing circuit for randomizing and de-randomizing data
US5412665A (en) * 1992-01-10 1995-05-02 International Business Machines Corporation Parallel operation linear feedback shift register
US5222141A (en) * 1992-03-25 1993-06-22 Motorola, Inc. Apparatus and method for encoding data
US5222142A (en) * 1992-06-22 1993-06-22 Hughes Aircraft Company Sequence generator
US5301247A (en) * 1992-07-23 1994-04-05 Crest Industries, Inc. Method for ensuring secure communications
US5258936A (en) * 1992-08-05 1993-11-02 Motorola, Inc. Method and apparatus for generating pseudo-random numbers
US5416783A (en) * 1993-08-09 1995-05-16 Motorola, Inc. Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor
US5455862A (en) * 1993-12-02 1995-10-03 Crest Industries, Inc. Apparatus and method for encrypting communications without exchanging an encryption key
US5606322A (en) * 1994-10-24 1997-02-25 Motorola, Inc. Divergent code generator and method
JP2762941B2 (ja) * 1994-12-06 1998-06-11 日本電気株式会社 背景雑音発生装置
US6298360B1 (en) * 1995-05-26 2001-10-02 Sun Microsystems, Inc. Method and apparatus for generating a highly random number while using existing circuitry
GB2302634A (en) * 1995-06-24 1997-01-22 Motorola Ltd Cyclic redundancy coder
DE19547902B4 (de) * 1995-12-21 2007-10-18 Institut für Rundfunktechnik GmbH Verfahren zum Durchführen eines elektronischen Spiels
US5856194A (en) 1996-09-19 1999-01-05 Abbott Laboratories Method for determination of item of interest in a sample
US5795784A (en) 1996-09-19 1998-08-18 Abbott Laboratories Method of performing a process for determining an item of interest in a sample
DE19821004C2 (de) * 1998-05-11 2000-03-23 Ericsson Telefon Ab L M Sequenzgenerator
KR100611955B1 (ko) * 1999-07-20 2006-08-11 삼성전자주식회사 스크램블러
US6631390B1 (en) 2000-03-06 2003-10-07 Koninklijke Philips Electronics N.V. Method and apparatus for generating random numbers using flip-flop meta-stability
US7739409B2 (en) * 2000-09-26 2010-06-15 King Green Ltd. System and method for making available identical random data to seperate and remote parties
US7627116B2 (en) * 2000-09-26 2009-12-01 King Green Ltd. Random data method and apparatus
US6883132B1 (en) 2000-09-29 2005-04-19 Rockwell Automation Technologies, Inc. Programmable error checking value circuit and method
US6665760B1 (en) 2000-09-29 2003-12-16 Rockwell Automation Technologies, Inc. Group shifting and level shifting rotational arbiter system
US6714144B1 (en) * 2000-10-23 2004-03-30 Cirrus Logic, Inc. Data randomization in a data storage system
US6748522B1 (en) * 2000-10-31 2004-06-08 International Business Machines Corporation Performance monitoring based on instruction sampling in a microprocessor
US7421637B1 (en) * 2003-01-16 2008-09-02 Cisco Technology, Inc. Generating test input for a circuit
WO2007034935A1 (en) 2005-09-21 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit
JP2007304998A (ja) * 2006-05-12 2007-11-22 Hitachi Software Eng Co Ltd ソースコード生成方法及び装置並びにプログラム
US8612842B2 (en) * 2011-05-25 2013-12-17 Infineon Technologies Ag Apparatus for generating a checksum
CN110597488A (zh) * 2018-06-12 2019-12-20 华邦电子股份有限公司 随机数产生器以及随机数产生方法
CN117706260B (zh) * 2024-02-06 2024-04-30 禹创半导体(深圳)有限公司 Esd事件检测方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3155818A (en) * 1961-05-15 1964-11-03 Bell Telephone Labor Inc Error-correcting systems
DE1211687B (de) * 1964-11-10 1966-03-03 Telefunken Patent System zur linearen systematischen Kodierung
US3474413A (en) * 1965-11-22 1969-10-21 Dryden Hugh L Parallel generation of the check bits of a pn sequence
US3924181A (en) * 1973-10-16 1975-12-02 Hughes Aircraft Co Test circuitry employing a cyclic code generator
US3986168A (en) * 1975-06-02 1976-10-12 Ncr Corporation Multichannel error signal generator
US4001779A (en) * 1975-08-12 1977-01-04 International Telephone And Telegraph Corporation Digital error correcting decoder
US4023026A (en) * 1975-12-15 1977-05-10 International Telephone And Telegraph Corporation Pseudo-random coder with improved near range rejection
GB1597218A (en) * 1976-12-11 1981-09-03 Nat Res Dev Apparatus for electronic encypherment of digital data
US4216374A (en) * 1978-08-11 1980-08-05 John Fluke Mfg. Co., Inc. Hybrid signature test method and apparatus
US4222514A (en) * 1978-11-30 1980-09-16 Sperry Corporation Digital tester
US4291386A (en) * 1978-11-30 1981-09-22 Sperry Corporation Pseudorandom number generator
FR2448826A1 (fr) * 1979-02-06 1980-09-05 Telediffusion Fse Carte d'abonnement pour recepteur de videotex et poste de chargement de ladite carte
FR2448824A1 (fr) * 1979-02-06 1980-09-05 Telediffusion Fse Systeme de videotex muni de moyens de controle d'acces a l'information
FR2459595A1 (fr) * 1979-06-15 1981-01-09 Telediffusion Fse Systeme de television a controle d'acces utilisant une cle electronique variable
US4320509A (en) * 1979-10-19 1982-03-16 Bell Telephone Laboratories, Incorporated LSI Circuit logic structure including data compression circuitry
JPS57194621A (en) * 1981-05-26 1982-11-30 Nec Corp Random number generator
GB2122778B (en) * 1982-06-29 1985-09-11 Sony Corp Digital audio signal processing
DE3619255A1 (de) * 1986-06-07 1987-12-10 Ant Nachrichtentech Einrichtung zur pruefung von schreib-/lesespeichern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012503829A (ja) * 2008-09-23 2012-02-09 クゥアルコム・インコーポレイテッド リニアフィードバックシフト命令を実行するためのシステムおよび方法

Also Published As

Publication number Publication date
ATE96588T1 (de) 1993-11-15
US4771429A (en) 1988-09-13
EP0260413A2 (en) 1988-03-23
EP0260413B1 (en) 1993-10-27
AU590449B2 (en) 1989-11-02
DE3787946D1 (de) 1993-12-02
ES2056800T3 (es) 1994-10-16
AU7861387A (en) 1988-03-24
EP0260413A3 (en) 1991-03-27
CA1265252A (en) 1990-01-30
DE3787946T2 (de) 1994-04-07

Similar Documents

Publication Publication Date Title
JPS6378609A (ja) 循環冗長検査コード及び準ランダムナンバー発振器機能を組合せた回路
JP4355031B2 (ja) 一般的なターボコードトレリスの終端方法およびシステム
US4937828A (en) High speed parallel CRC device for concatenated data frames
EP1609247B1 (en) Iterative circuit and method for variable width parallel cyclic redundancy check (crc) calculation
Wang et al. Circuits for pseudoexhaustive test pattern generation
CA1266096A (en) Fully programmable linear feedback shift register
US5241549A (en) Data communications system
US20050166122A1 (en) System and method for generating cyclic codes for error control in digital communications
US7693928B2 (en) Galois field linear transformer trellis system
US6725415B2 (en) Arithmetic unit performing cyclic redundancy check at high speed
US4945537A (en) Maximum length linearly occurring code sequence generator
US4325129A (en) Non-linear logic module for increasing complexity of bit sequences
JP2001236306A (ja) データ転送方法及び装置
JPH03219725A (ja) 誤り検査コード生成装置および伝送誤り検出装置
JPH10117147A (ja) エラーチェック用データ発生回路
JP4635213B2 (ja) ガロアｌｆｓｒ用ゼロ遅延マスク
Haccoun et al. New architectures for fast convolutional encoders and threshold decoders
Kasle Decoding techniques for fine-fine geometry multi-anode microchannel arrays
JPH0512729B2 (ja)
JPH04292018A (ja) 可変ｃｒｃ発生回路
JPH0728228B2 (ja) たたみ込み符号器
JPS5966240A (ja) Ｃｒｃｃ生成チエツク回路
JPH0637737A (ja) Ｃｒｃ演算回路
JPH0736502A (ja) ノイズ低減手段を備えた有限状態機械
JPH07120262B2 (ja) ソ−ティング回路