JPS6376365A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、半導体記憶装置に関し、特に各メモリセル
が単一のトランジスタと単一のキャパシタよりなる半導
体記憶装置に関する。

［従来の技術］ 第３図は溝部を有する従来の半導体記憶装置の一例を示
す平面図である。図において、並列に配置されたピット
ｉｉ１と直交するように、複数本のワードＩｉ２が配置
される。このワード線２は、通常、多結晶シリコン膜あ
るいは多結晶シリコン膜と高融点金属のシリサイド膜と
の２層構造を持ったいわゆるポリサイド膜で形成され、
メモリセルのトランス７７グートトランジスタのゲート
電極も同時に兼ねている。また、所定の領域には、電荷
蓄積用キャパシタの電極３が形成される。この梗の半導
体記憶装置において、その動作の安定性を術るためには
、メモリセルのギャバシタ面積をできるだり大きくする
ことが好ましい。そのため、第３図の半導体記憶装置で
は、溝部４を形成し、この溝部４の側壁部にもキャパシ
タを形成することによってキャパシタ表面積を増加させ
るようにしている。

［発明が解決しようとする問題点］ しかしながら、上記のような半導体記憶装置では、第３
図から明らかなように、ワード線２の下におけるトラン
スファゲートトランジスタのチャネル部５が溝部４と位
貢６で接触するため、この溝部４の側壁部を通ってトラ
ンスファゲートトランジスタがリークしやすいという問
題点があった。

この問題点は、溝部を有する半導体記憶装置に限らず、
溝部４に代えて素子分離のための厚い酸化膜を形成した
ような半導体記憶装置についても生じる。

また、上記従来の半導体記憶装置では、溝部４において
チャネル部５と接する部分の側壁には電荷蓄積用キャパ
シタを形成することができない。

そのため、溝部４の両側壁において異なる不純物を導入
しなければならず、その製造工程が複雑になるという問
題点もあった。

この発明は上記のような種々の問題点のうち少なくとも
トランスファゲートトランジスタのリークｌｌ流を防止
できるような半導体記憶装置を提供することを目的とす
る。

［問題点を解決するための手段］ この発明にかかる半導体記憶装置は、各メモリセルが単
一のトランジスタと単一のキャパシタよりなる半導体記
憶装置において、ビット線のコンタクトホールの周囲に
リング形状のトランジスタを配し、さらに当該リング形
状のトランジスタの外周にキャパシタ用の電極および素
子分離のための領域を配するようにしたものである。

［作用］ この発明においては、各メモリセルのトランジスタがコ
ンタクトホールを取囲むリング形状に形成されているた
め、このトランジスタの外周に素子分離のための領域を
形成することにより、この素子分離のための領域とトラ
ンジスタのチャネル部とが接触しないように配置するこ
とができる。

［実施例］ 第１図はこの発明の一実施例の半導体記憶装置を示す平
面図である。第２図は第１図における線Ａ−Ａ’に沿う
断面図である。図において、Ｐ形もしくはＮ形のシリコ
ン基板１１には、斜線で示すような枡目状の溝部１２が
形成される。各枡目の内部には、単一のトランジスタと
単一のキャパシタからなるメモリセルが形成される。溝
部１２の底には各メモリセルを分離するための素子分離
用の厚い酸化ｇｉ１３が形成される。また、溝部１２の
側Ｉ！１４およびシリコン基板１１の平坦部分には薄い
酸化膜１６が形成される。また、その下部が溝部１２の
内部に延び、その上部が溝部１２の縁部に拡がった形状
のキャパシタ用の電極１７が形成される。このキャパシ
タ用の電極１７と薄い酸化膜１６とシリコン基板１１と
で各メモリセルのキャパシタが形成される。すなわち、
この実施例では、溝部１２の側壁を電荷蓄積用のキャパ
シタとして利用することにより、キャパシタの表面積を
増大するようにしている。また、溝部１２で形成される
各枡目の中央部分を通るように′Ｆ！ｉ数本のビットｌ
１１１８が並列に配置される。このビット線１８は、ア
ルミ膜や多結晶シリコン膜あるいは高融点金属膜やその
シリサイド膜で形成される。

そして、ビット１１１１８は、シリコン基板１１の上に
形成された厚い酸化ｆｌｌ１９および薄い酸化膜１６を
突抜けたコンタクトホール２０を介してシリコン基板１
１の表面と接触している。このコンタクトホール２０の
下には各メモリセルのトランスファゲートトランジスタ
のドレインもしくはソース領域となる不純物拡散層２１
が形成される。なお、不純物拡散層２１は、シリコン基
板１１と反対の導電形に選ばれている。また、各ビット
線１８と直交する方向に多結晶シリコン膜あるいは低抵
抗金ａ薄膜からなるワード紗２２が形成される。

このワード６２２は各メモリセルにおいて、コンタクト
ホール２０を取囲むようなリング形状に形成されており
、トランスファゲートトランジスタのゲート電極も兼ね
ている。したがって、ワード線２２のリング形状の下の
部分がトランスファゲートトランジスタのチャネル部と
なる。

上記のごとく、第１図および第２図に示す実施例では、
各メモリセルにおけるトランス７７ゲートトランジスタ
がコンタクトホール２０を取囲むリング形状に形成され
ており、ざらにその外周に溝部１２が形成された構造と
なっている。したがって、ワード線２２のリング形状の
部分の下に形成されるトランスファゲートトランジスタ
のチャネル部が、溝部１２の側壁１４に接触することが
ないため、トランスファゲートトランジスタのリーク′
：４流や耐圧降下といった問題を回避することができる
。また、溝部１２の両側壁はすべてメモリセルキャパシ
タとして利用することができ、従来のように両側型に異
なる不純物を導入する必要がなくなり、その製法が極め
て簡単なものとなる。

なお、上記実施例では、ワード線２２のリング形状の部
分とキャパシタ用の電極１７とが重ならないｌｌ造とな
っているが、よりメモリセル面積の縮小化を図るために
、ワードｔｍ２２のリング形状の部分をキャパシタ用の
電極１７の上へ延在させるようにしてもよい。

また、上記実施例では、キャパシタ面積の増大を図るた
めに溝部１２を形成するようにしているが、このような
溝部１２に代えて通常の厚い酸化膜を素子分離のための
領域として形成するような半導体記憶装置にもこの発明
を適用することができる。

［発明の効果］ 以上のように、この発明によれば、各メモリセルにおけ
るトランジスタをビット線のコンタクトホールを取囲む
リング形状とし、このリング形状のトランジスタの外周
に素子分離のための領域を形成するようにしたので、ト
ランジスタのチャネル部と素子分離のための領域とが接
触することがなくなり、従来の半導体記憶装置において
問題となっていたトランジスタのリーク電流や耐圧降下
を解消することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の半導体記憶装置を示す平
面図である。第２図は第１図に示す纏Ａ−Ａ’に沿う断
面図である。第３図は従来の半導体記憶装置の一例を示
す平面図である。 図において、１１はシリコン基板、１２は溝部、１３は
素子分離のための酸化膜、１４は溝部１２の側壁、１６
は薄い酸化膜、１７はキャパシタ用の電極、１８はビッ
ト線、１９は厚い酸化膜、２０はコンタクトホール、２
１は不純物拡散層、２２はワード線を示１ｒ。 代理人　　　大　　岩　　増　　雄 萬３図

Claims (3)

【特許請求の範囲】
1. （１）各メモリセルが単一のトランジスタと単一のキャ
   パシタよりなる半導体記憶装置であって、 前記各トランジスタは、ビット線のコンタクトホールを
   取囲むようなリング形状のトランジスタとして形成され
   ており、さらに 前記リング形状のトランジスタの外周に前記キャパシタ
   用の電極および素子分離のための領域を配し、 前記リング形状のトランジスタのチャネル部と、前記素
   子分離のための領域とが接触しない配置を持つことを特
   徴とする、半導体記憶装置。
2. （２）前記素子分離のための領域には溝部が形成されて
   おり、当該溝部の底には素子分離のための酸化膜が形成
   されており、当該溝部の側壁には前記キャパシタの一部
   が形成されている、特許請求の範囲第１項記載の半導体
   記憶装置。
3. （３）前記素子分離のための領域には厚い酸化膜が形成
   されている、特許請求の範囲第１項記載の半導体記憶装
   置。