JPS6370343A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6370343A JPS6370343A JP61215480A JP21548086A JPS6370343A JP S6370343 A JPS6370343 A JP S6370343A JP 61215480 A JP61215480 A JP 61215480A JP 21548086 A JP21548086 A JP 21548086A JP S6370343 A JPS6370343 A JP S6370343A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- microcomputer
- code
- malfunction
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011120 plywood Substances 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、命令を逐次解読し実行する、所謂ノイマン
型のマイクロコンピュータに関するものである。
型のマイクロコンピュータに関するものである。
従来のマイクロコンピュータの命令解読方法ノうち、最
も単純なデコーダ方式の例を第２図に示す。
も単純なデコーダ方式の例を第２図に示す。
図において、１は命令コード“１”に対し出力が′１５
となる様なゲート、２は命令コード“２″に対し出力が
“１”となる様なゲート、４は命令コード“４゛に対し
出力が′１″となる様なゲートであり、以下同様である
。なおここでコード１３”は命令の割りふりが行われて
いない非合法命令コードであるとする。
となる様なゲート、２は命令コード“２″に対し出力が
“１”となる様なゲート、４は命令コード“４゛に対し
出力が′１″となる様なゲートであり、以下同様である
。なおここでコード１３”は命令の割りふりが行われて
いない非合法命令コードであるとする。
次に動作について説明する。
マイクロコンピュータのＣＰＵが命令コード１２”をフ
ェッチ（ｆｅｔｃｈ） シた場合、ゲート２の出力が“
１”となる事によって、実行すべき命令が“２”である
ことをＣＰＵに通知する。
ェッチ（ｆｅｔｃｈ） シた場合、ゲート２の出力が“
１”となる事によって、実行すべき命令が“２”である
ことをＣＰＵに通知する。
金板りに何らかの原因により誤動作が発生し、非合法命
令コード“３゛をフェッチした場合には、デコーダ中の
いずれのゲートも“１”にならないために、ｃｐｕは実
行すべき命令が“Ｎｏ ｏｐａｒａｔｉｏｎ （何も行
わない）”であると理解してしまい、特別な作用は何ら
発生しない。
令コード“３゛をフェッチした場合には、デコーダ中の
いずれのゲートも“１”にならないために、ｃｐｕは実
行すべき命令が“Ｎｏ ｏｐａｒａｔｉｏｎ （何も行
わない）”であると理解してしまい、特別な作用は何ら
発生しない。
従来のマイクロコンピュータの命令デコーダは以上の様
に構成されているので、本来アクセスすべきプログラム
領域ではなくデータ検出をアクセスする等の誤動作によ
りＣＰＵが非合法命令コードをフェッチしても、その誤
動作をＣＰＵ自身が検出する事はなく、そのまま誤動作
をし続けるという問題があった。
に構成されているので、本来アクセスすべきプログラム
領域ではなくデータ検出をアクセスする等の誤動作によ
りＣＰＵが非合法命令コードをフェッチしても、その誤
動作をＣＰＵ自身が検出する事はなく、そのまま誤動作
をし続けるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、非合法命令コードのフェッチにより誤動作を
知り、訂正動作（脱出動作）を行うことのできるマイク
ロコンピュータを得ることを目的とする。
たもので、非合法命令コードのフェッチにより誤動作を
知り、訂正動作（脱出動作）を行うことのできるマイク
ロコンピュータを得ることを目的とする。
この発明に係るマイクロコンピュータは、非合法命令コ
ードをフェッチしたことを検出し、これを検出した場合
、自らの状態を誤動作状態と判定し、訂正動作を開始す
る機能を設けたものである。
ードをフェッチしたことを検出し、これを検出した場合
、自らの状態を誤動作状態と判定し、訂正動作を開始す
る機能を設けたものである。
この発明においては、非合法命令コードの検出は、命令
解読部により行われ、誤り訂正動作はＣＰＵの初期化（
ｔｎｉ ｔｔａｌ １ｚｅ）により達成されるから、Ｃ
ＰＵ自らがその誤動作に対する訂正動作を行える。
解読部により行われ、誤り訂正動作はＣＰＵの初期化（
ｔｎｉ ｔｔａｌ １ｚｅ）により達成されるから、Ｃ
ＰＵ自らがその誤動作に対する訂正動作を行える。
以下、この発明の一実施例を図について説明する。ここ
でも、従来技術の構成の場合と同じく、最も単純な命令
デコード方式を例にとり説明する。
でも、従来技術の構成の場合と同じく、最も単純な命令
デコード方式を例にとり説明する。
第１図は本発明の一実施例によるマイクロコンピュータ
を示し、図において、１，２．４はそれぞれ命令コード
“１″、“２”、“４”に対し出力が１”になる命令解
読用のゲート、３は非合法命令コード“３”に対し出力
が“１”になる非合法命令ネ★出用のゲート、４は命令
コード４”に対し出力が“１”になるゲートである。５
は命令デコーダ（命令解読部）、６はＣＰＵ （マイク
ロコンピュータ本体）、７は外部より駆動されるリセッ
ト入力、８は誤動作訂正手段としてのＯＲ論理素子、９
は内部リセット信号である。この内部リセット信号９は
ＣＰＵの初期化信号でもあり、ＣＰＵ７の各部に供給さ
れる。
を示し、図において、１，２．４はそれぞれ命令コード
“１″、“２”、“４”に対し出力が１”になる命令解
読用のゲート、３は非合法命令コード“３”に対し出力
が“１”になる非合法命令ネ★出用のゲート、４は命令
コード４”に対し出力が“１”になるゲートである。５
は命令デコーダ（命令解読部）、６はＣＰＵ （マイク
ロコンピュータ本体）、７は外部より駆動されるリセッ
ト入力、８は誤動作訂正手段としてのＯＲ論理素子、９
は内部リセット信号である。この内部リセット信号９は
ＣＰＵの初期化信号でもあり、ＣＰＵ７の各部に供給さ
れる。
次に動作について説明する。非合法命令コード“３”以
外の命令コードを実行する場合の動作は従来技術の場合
と全（同様である。
外の命令コードを実行する場合の動作は従来技術の場合
と全（同様である。
合板りに何らかの原因で誤動作が発生し、非合法命令コ
ード“３”を）Ｌ ツチした場合には、ゲート３が“１
”になり誤動作状態であることを宣言する。この“１”
出力は、ＯＲ論理素子８により、外部リセッ入カフが活
性化（ａｃｔｉｖｅ）された場合と同様の効果、すなわ
ち内部リセット信号９の活性化を起こす、そしてこの内
部リセット信号９はＣＰＵ６の初期化を行い、これによ
りＣＰＵは誤動作状態から脱出する。
ード“３”を）Ｌ ツチした場合には、ゲート３が“１
”になり誤動作状態であることを宣言する。この“１”
出力は、ＯＲ論理素子８により、外部リセッ入カフが活
性化（ａｃｔｉｖｅ）された場合と同様の効果、すなわ
ち内部リセット信号９の活性化を起こす、そしてこの内
部リセット信号９はＣＰＵ６の初期化を行い、これによ
りＣＰＵは誤動作状態から脱出する。
なお、上記実施例では、非合法命令コードをフェッチし
た場合、内部リセット信号を活性化し、ｃｐｕの初期化
を行うことにより誤動作状態を訂正するものを示したが
、この誤動作状態の訂正はゲート３の出力により優先度
の最も高い割込みを起動し、この割込みに対応するサー
ビスサブルーチン中でソフトウェアにより訂正動作を行
うことによっても可能であり、上記実施例と同様の効果
を奏する。
た場合、内部リセット信号を活性化し、ｃｐｕの初期化
を行うことにより誤動作状態を訂正するものを示したが
、この誤動作状態の訂正はゲート３の出力により優先度
の最も高い割込みを起動し、この割込みに対応するサー
ビスサブルーチン中でソフトウェアにより訂正動作を行
うことによっても可能であり、上記実施例と同様の効果
を奏する。
また命令解読部がデコーダ方式以外のものであってもよ
く、上記実施例と同様の効果を奏する。
く、上記実施例と同様の効果を奏する。
以上のように、この発明に係るマイクロコンピュータに
よれば、マイクロコンピュータ自身が誤動作状態を訂正
する機能を有するので、暴走状態の時間が短い安全な系
（ｓｙｓｔｅｍ）を構成できる効果がある。
よれば、マイクロコンピュータ自身が誤動作状態を訂正
する機能を有するので、暴走状態の時間が短い安全な系
（ｓｙｓｔｅｍ）を構成できる効果がある。
第１図はこの発明の一実施例によるマイクロコンピュー
タの命令デコード部およびリセット部を示す論理回路図
、第２図は従来技術によるマイクロコンピュータの命令
デコード部の論理回路図である。 段）、５は命令デコーダ（命令′解読部）、６はＣＰＵ
（マイクロコンピュータ本体）、８はＯＲ論理素子（誤
動作訂正手段）、９は内部リセット信号である。
タの命令デコード部およびリセット部を示す論理回路図
、第２図は従来技術によるマイクロコンピュータの命令
デコード部の論理回路図である。 段）、５は命令デコーダ（命令′解読部）、６はＣＰＵ
（マイクロコンピュータ本体）、８はＯＲ論理素子（誤
動作訂正手段）、９は内部リセット信号である。
Claims (2)
- （１）命令逐次解読形のマイクロコンピュータにおいて
、 マイクロコンピュータ本体の命令解読部に設けられ、命
令の割りふりが行われていない非合法命令コードを取込
んだことを検出する非合法命令コード検出手段と、 該非合法命令コードの検出によりマイクロコンピュータ
本体をしてその誤動作に対する訂正動作を行わしめる誤
動作訂正手段とを備えたことを特徴とするマイクロコン
ピュータ。 - （２）上記訂正動作は、マイクロコンピュータ本体の初
期化であることを特徴とする特許請求の範囲第１項記載
のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215480A JPS6370343A (ja) | 1986-09-11 | 1986-09-11 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215480A JPS6370343A (ja) | 1986-09-11 | 1986-09-11 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370343A true JPS6370343A (ja) | 1988-03-30 |
Family
ID=16673077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215480A Pending JPS6370343A (ja) | 1986-09-11 | 1986-09-11 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320065B2 (en) | 2001-04-26 | 2008-01-15 | Eleven Engineering Incorporated | Multithread embedded processor with input/output capability |
-
1986
- 1986-09-11 JP JP61215480A patent/JPS6370343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320065B2 (en) | 2001-04-26 | 2008-01-15 | Eleven Engineering Incorporated | Multithread embedded processor with input/output capability |
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