JPS6349812B2 - - Google Patents
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- JPS6349812B2 JPS6349812B2 JP57121193A JP12119382A JPS6349812B2 JP S6349812 B2 JPS6349812 B2 JP S6349812B2 JP 57121193 A JP57121193 A JP 57121193A JP 12119382 A JP12119382 A JP 12119382A JP S6349812 B2 JPS6349812 B2 JP S6349812B2
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- JP
- Japan
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- rom
- microcomputer
- program
- test
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Links
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- 238000012545 processing Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 5
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- 238000012423 maintenance Methods 0.000 description 3
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- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
(a) 技術分野の説明
本発明はマイクロコンピユータの試験装置に関
し、特に被試験マイクロコンピユータのプログラ
ムメモリの試験技術に関する。
し、特に被試験マイクロコンピユータのプログラ
ムメモリの試験技術に関する。
(b) 従来技術の説明
マイクロコンピユータのプログラムは、リード
オンメモリ（以下ROMと略す。）で代表される
通り不揮発性の半導体集積回路（以下ICと略
す。）に電気的または製造工程中に単体の状態で
直接書き込まれ（記憶され）、中央演算処理装置
（以下CPUと略す。）との組合せによりマイクロ
コンピユータを構成している。
オンメモリ（以下ROMと略す。）で代表される
通り不揮発性の半導体集積回路（以下ICと略
す。）に電気的または製造工程中に単体の状態で
直接書き込まれ（記憶され）、中央演算処理装置
（以下CPUと略す。）との組合せによりマイクロ
コンピユータを構成している。
こうして構成したマイクロコンピユータでは、
製作時点における例へば、ROM単体ではプログ
ラム書き込み時のビツト落ち、書き込み誤り等の
書き込み不良の他、IC内のボンデング切れ、ま
たROMの周辺では実装後の接続部接触不良、
CPU及びCPU周辺の不良等の不具合が発生する
場合があり、これ等の不具合はCPUの動作が暴
走する形で表われてくる。
製作時点における例へば、ROM単体ではプログ
ラム書き込み時のビツト落ち、書き込み誤り等の
書き込み不良の他、IC内のボンデング切れ、ま
たROMの周辺では実装後の接続部接触不良、
CPU及びCPU周辺の不良等の不具合が発生する
場合があり、これ等の不具合はCPUの動作が暴
走する形で表われてくる。
また上記した通りROMは不揮発性の半導体集
積回路により構成されているが、特性即ち書き込
んだプログラムの経年劣化はさけることができ
ず、定期的な保守・点検を必要とするほか、後日
使用条件の変化に伴ないプログラムの変更を行な
う必要が生ずる場合がある。
積回路により構成されているが、特性即ち書き込
んだプログラムの経年劣化はさけることができ
ず、定期的な保守・点検を必要とするほか、後日
使用条件の変化に伴ないプログラムの変更を行な
う必要が生ずる場合がある。
従来、上記した製作時、保守・点検時、プログ
ラム変更時のROM内に書き込で記憶したプログ
ラムの良否の確認は、ROM単体での読出チエツ
ク方法しかなかつたため、マイクロコンピユータ
全体でのプログラム制御が正常か否かの確認が充
分できなかつた。
ラム変更時のROM内に書き込で記憶したプログ
ラムの良否の確認は、ROM単体での読出チエツ
ク方法しかなかつたため、マイクロコンピユータ
全体でのプログラム制御が正常か否かの確認が充
分できなかつた。
(c) 発明の目的および概要
本発明は上記の点に鑑みなされたもので、被試
験マイクロコンピユータに実装したメモリに記憶
したプログラムの試験を、マイクロコンピユータ
の試験器に設けたマスターメモリのアドレス空間
を２重・３重等複数重にしてこれを選択的に利用
して行なうことにより、被試験マイクロコンピユ
ータの不具合個所の把握を簡単に行うことを可能
としたマイクロコンピユータの試験装置を提供す
る。
験マイクロコンピユータに実装したメモリに記憶
したプログラムの試験を、マイクロコンピユータ
の試験器に設けたマスターメモリのアドレス空間
を２重・３重等複数重にしてこれを選択的に利用
して行なうことにより、被試験マイクロコンピユ
ータの不具合個所の把握を簡単に行うことを可能
としたマイクロコンピユータの試験装置を提供す
る。
(d) 発明の実施例
以下本発明の実施例について図面を参照しなが
ら説明する。
ら説明する。
尚本実施例ではROM1ケ単位でチエツクする
場合を例に説明する。
場合を例に説明する。
第１図に本発明の一実施例の構成をブロツク図
で示した。第１図で、被試験マイクロコンピユー
タ９は、CPU１、アドレスデコーダ４、プログ
ラムを記憶するROM群６および、後述するマイ
クロコンピユータの試験器１０との間でデータの
授受を行なうために、マイクロコンピユータの試
験器１０に設けた接続器１１Ｂと対向して設けた
接続器１１Ａを配し、CPU１、アドレスデコー
ダ４、ROM群６および接続器１１Ａの各相互間
を繋ぐアドレスバス２Ａ、CPU１、ROM群６お
よび接続器１１Ａの各相互間を繋ぐデータバス３
Ａ、アドレスデコーダ４とROM群６を繋ぐバス
５、コントロール信号ライン７Ａおよびアドレデ
コーダデイゼーブル信号ライン８ａで構成してあ
る。
で示した。第１図で、被試験マイクロコンピユー
タ９は、CPU１、アドレスデコーダ４、プログ
ラムを記憶するROM群６および、後述するマイ
クロコンピユータの試験器１０との間でデータの
授受を行なうために、マイクロコンピユータの試
験器１０に設けた接続器１１Ｂと対向して設けた
接続器１１Ａを配し、CPU１、アドレスデコー
ダ４、ROM群６および接続器１１Ａの各相互間
を繋ぐアドレスバス２Ａ、CPU１、ROM群６お
よび接続器１１Ａの各相互間を繋ぐデータバス３
Ａ、アドレスデコーダ４とROM群６を繋ぐバス
５、コントロール信号ライン７Ａおよびアドレデ
コーダデイゼーブル信号ライン８ａで構成してあ
る。
マイクロコンピユータの試験器１０は、前記し
た接続器１１Ｂ、この接続器１１Ｂおよび前記し
た接続器１１Ａを介して賦試験マイクロコンピユ
ータ９との間の信号の入出力をするためのバツフ
アドライバ１２、前記被試験マイクロコンピユー
タ９のROM群６に記憶したプログラムを試験す
る試験プログラムを記憶したROM１３、着脱可
能なマスターROM１５、このマスターROM１
５を着脱する際に生ずるノイズを絶縁するための
アドレスバツフア１４およびデータバツフア１
６、アドレスバス２Ｂおよび２Ｃ、データバス３
Ｂおよび３Ｃ、コントロール信号ライン７Ｂおよ
び７Ｃ、アドレスデコーダデイゼーブル信号ライ
ン８Ｂおよび８Ｃ、種々の試験条件を設定するた
めの設定器１８および試験した結果を表示する表
示器１９との間の入出力コントローラ１７により
構成してある。
た接続器１１Ｂ、この接続器１１Ｂおよび前記し
た接続器１１Ａを介して賦試験マイクロコンピユ
ータ９との間の信号の入出力をするためのバツフ
アドライバ１２、前記被試験マイクロコンピユー
タ９のROM群６に記憶したプログラムを試験す
る試験プログラムを記憶したROM１３、着脱可
能なマスターROM１５、このマスターROM１
５を着脱する際に生ずるノイズを絶縁するための
アドレスバツフア１４およびデータバツフア１
６、アドレスバス２Ｂおよび２Ｃ、データバス３
Ｂおよび３Ｃ、コントロール信号ライン７Ｂおよ
び７Ｃ、アドレスデコーダデイゼーブル信号ライ
ン８Ｂおよび８Ｃ、種々の試験条件を設定するた
めの設定器１８および試験した結果を表示する表
示器１９との間の入出力コントローラ１７により
構成してある。
第２図に上記第１図に示した被試験マイクロコ
ンピユータ９およびマイクロコンピユータ試験器
１０の各ROM内のメモリの構成を示した。
ンピユータ９およびマイクロコンピユータ試験器
１０の各ROM内のメモリの構成を示した。
被試験マイクロコンピユータ９のROM群６の
アドレス空間２２の構成はROMイ・ROMロ・
ROMハ・ROMニ…によりOOOOH番地から
FFFFH番地までの中に複数個のROMで構成し
てある。
アドレス空間２２の構成はROMイ・ROMロ・
ROMハ・ROMニ…によりOOOOH番地から
FFFFH番地までの中に複数個のROMで構成し
てある。
またマイクロコンピユータ試験器１０の試験プ
ログラムを記憶したROM１３のアドレス空間２
３の構成は、OOOOH番地からFFFFH番地まで
の中のエリアＡに試験プログラム−Ａ２４を、エ
リアＢに試験プログラム−Ｂ２５を配置し、エリ
アＣおよびエリアＤの相方にはアドレスバス１本
で切換可能に構成したマスタROM１５のエリア
および入出力コントローラ１７のエリア２６を配
置する。
ログラムを記憶したROM１３のアドレス空間２
３の構成は、OOOOH番地からFFFFH番地まで
の中のエリアＡに試験プログラム−Ａ２４を、エ
リアＢに試験プログラム−Ｂ２５を配置し、エリ
アＣおよびエリアＤの相方にはアドレスバス１本
で切換可能に構成したマスタROM１５のエリア
および入出力コントローラ１７のエリア２６を配
置する。
以下動作について説明する。
被試験マイクロコンピユータ９のCPU１は、
電源投入ROM群６に記憶したプログラムにより
種々の処理を実行しており、マイクロコンピユー
タの試験器１０を接続した場合は、ハードウエア
で強制的にROM群６に記憶したプログラムをデ
イゼーブルするため、アドレスデコーダ４にデイ
ゼーブル信号８を与える。
電源投入ROM群６に記憶したプログラムにより
種々の処理を実行しており、マイクロコンピユー
タの試験器１０を接続した場合は、ハードウエア
で強制的にROM群６に記憶したプログラムをデ
イゼーブルするため、アドレスデコーダ４にデイ
ゼーブル信号８を与える。
CPU１は２重に重複したアドレス空間のROM
群６がデイゼーブルになつているため、マイクロ
コンピユータの試験器１０のROM１３に記憶し
てある試験プログラムに従つて処理の実行をす
る。
群６がデイゼーブルになつているため、マイクロ
コンピユータの試験器１０のROM１３に記憶し
てある試験プログラムに従つて処理の実行をす
る。
マイクロコンピユータの試験器１０のROM１
３に記憶してある試験プログラムには、設定器１
８により設定したアドレスのROM群６のプログ
ラムと、マイクロコンピユータの試験器１０内に
設けたマスターROM１５との内容を比較するプ
ログラムを記憶しておく。
３に記憶してある試験プログラムには、設定器１
８により設定したアドレスのROM群６のプログ
ラムと、マイクロコンピユータの試験器１０内に
設けたマスターROM１５との内容を比較するプ
ログラムを記憶しておく。
マスターROM１５にチエツクするROM群６
に記憶したプログラムの任意のアドレスのROM
のマスターROMをセツトし、設定器１８でその
アドレスをセツトして起動信号２０を入出力コン
トローラ１７に与える。
に記憶したプログラムの任意のアドレスのROM
のマスターROMをセツトし、設定器１８でその
アドレスをセツトして起動信号２０を入出力コン
トローラ１７に与える。
ROM１３に記憶した試験プログラムは、入出
力コントローラ１７の起動信号２０の入力を確認
した後、設定器１８で設定したROM群６のアド
レスを持つROM1ケ分だけのアドレス空間をイ
ネーブルになるようアドレスデコーダデイゼーブ
ル信号８をコントロールしながら、マスター
ROM１５の内容と設定器１８で設定したROM
群６のアドレスを持つROM1ケ分の内容を比較
し、その結果をエラーの場合はアドレスとそのデ
ータ内容を、エラーの無い場合は完了信号２１を
入出力コントローラ１７を介して表示器１９へ出
力して表示する。
力コントローラ１７の起動信号２０の入力を確認
した後、設定器１８で設定したROM群６のアド
レスを持つROM1ケ分だけのアドレス空間をイ
ネーブルになるようアドレスデコーダデイゼーブ
ル信号８をコントロールしながら、マスター
ROM１５の内容と設定器１８で設定したROM
群６のアドレスを持つROM1ケ分の内容を比較
し、その結果をエラーの場合はアドレスとそのデ
ータ内容を、エラーの無い場合は完了信号２１を
入出力コントローラ１７を介して表示器１９へ出
力して表示する。
次にROM群６のチエツクするアドレスと試験
プログラムのアドレスが重複した場合の処理につ
いて説明する。
プログラムのアドレスが重複した場合の処理につ
いて説明する。
ROM群６のアドレス空間２２の中のROMイ
と、試験プログラムを記憶したROM１３のアド
レス空間２３の中の試験プログラム−Ａ２４との
アドレスが重複した場合、設定器１８で設定した
アドレスを入力することでプログラムは重なつて
いることを知ることができる。この場合は同等の
試験プログラム機能を持つ試験プログラム−Ｂ２
５へプログラムをジヤンプさせ、ROM１３内の
アドレス空間２３のＡのエリアをマイクロコンピ
ユータの試験器１０でデイゼーブルさせる。
と、試験プログラムを記憶したROM１３のアド
レス空間２３の中の試験プログラム−Ａ２４との
アドレスが重複した場合、設定器１８で設定した
アドレスを入力することでプログラムは重なつて
いることを知ることができる。この場合は同等の
試験プログラム機能を持つ試験プログラム−Ｂ２
５へプログラムをジヤンプさせ、ROM１３内の
アドレス空間２３のＡのエリアをマイクロコンピ
ユータの試験器１０でデイゼーブルさせる。
上記処理を実行後、ROM群６のアドレス空間
２２のROMイのエリアをイネーブルにし、
ROM１３のアドレス空間２３のエリアＢの試験
プログラム−Ｂ２５で、前記した方法によりマス
ターROM１５との比較調査を行なう。
２２のROMイのエリアをイネーブルにし、
ROM１３のアドレス空間２３のエリアＢの試験
プログラム−Ｂ２５で、前記した方法によりマス
ターROM１５との比較調査を行なう。
またマスターROM１５のエリアおよび入出力
コントローラ１７のエリア２６とROM群６のア
ドレス空間２２のアドレスが重複した場合は、
ROM１３のアドレス空間２３のエリアＣとエリ
アＤを切り換え、前記した方法によりマスター
ROM１５との比較調査を行なう。
コントローラ１７のエリア２６とROM群６のア
ドレス空間２２のアドレスが重複した場合は、
ROM１３のアドレス空間２３のエリアＣとエリ
アＤを切り換え、前記した方法によりマスター
ROM１５との比較調査を行なう。
上記はROM群６のプログラムチエツクを、
ROM1ケ単位で行なう場合について説明したが、
マスターROM１５にROM群６全体を一括した
分のマスターを持つても良く、また他のデバイス
テストプログラムも入れることが可能で、テープ
リーダやテープパンチヤ等を設けて、テープでの
比較や、ROM群６のプログラムのテープパンチ
等も可能である。即ち本発明のマイクロコンピユ
ータの試験装置では、被試験マイクロコンピユー
タに何ら上記した機能を有することなく、上記の
点を可能にする大きな特徴がある。
ROM1ケ単位で行なう場合について説明したが、
マスターROM１５にROM群６全体を一括した
分のマスターを持つても良く、また他のデバイス
テストプログラムも入れることが可能で、テープ
リーダやテープパンチヤ等を設けて、テープでの
比較や、ROM群６のプログラムのテープパンチ
等も可能である。即ち本発明のマイクロコンピユ
ータの試験装置では、被試験マイクロコンピユー
タに何ら上記した機能を有することなく、上記の
点を可能にする大きな特徴がある。
また、設定器１８をキーボードに、表示器を
CRTやプリンター等に置き換えても良く、種々
のシステムを構成することができる。
CRTやプリンター等に置き換えても良く、種々
のシステムを構成することができる。
(e) 発明の効果
以上説明した通り本発明のマイクロコンピユー
タの試験装置によれば、マイクロコンピユータの
試験器に設けたマスターメモリのアドレス空間を
２重・３重等複数重にしてこれ等を選択的に利用
することにより、被試験マイクロコンピユータに
実装したメモリに記憶したプログラムの試験を行
うことができるので、マイクロコンピユータ全体
でのプログラム制御が正常か否かの確認が充分に
できる。
タの試験装置によれば、マイクロコンピユータの
試験器に設けたマスターメモリのアドレス空間を
２重・３重等複数重にしてこれ等を選択的に利用
することにより、被試験マイクロコンピユータに
実装したメモリに記憶したプログラムの試験を行
うことができるので、マイクロコンピユータ全体
でのプログラム制御が正常か否かの確認が充分に
できる。
またマイクロコンピユータの試験器に設けたマ
スターメモリのアドレス空間に、上記被試験マイ
クロコンピユータのメモリの他にCPU、ランダ
ムアクセスメモリ、入出力コントローラ等の試験
プログラムを記憶し順次実行すれば、マイクロコ
ンピユータの新製時は勿論、保守・点検時の試験
に有効である。
スターメモリのアドレス空間に、上記被試験マイ
クロコンピユータのメモリの他にCPU、ランダ
ムアクセスメモリ、入出力コントローラ等の試験
プログラムを記憶し順次実行すれば、マイクロコ
ンピユータの新製時は勿論、保守・点検時の試験
に有効である。
第１図は本発明のマイクロコンピユータの試験
装置と被試験マイクロコンピユータの構成をブロ
ツクで示した図、第２図は本発明の構成及び作用
を説明するための図である。 ９……被試験マイクロコンピユータ、１０……
マイクロコンピユータの試験器、１８……設定
器、１９……表示器、１……中央演算処理装置、
６……プログラムメモリ、１２……バツフアドラ
イバ、１３……試験プログラムメモリ、１５……
マスターメモリ、１７……入出力コントローラ。
装置と被試験マイクロコンピユータの構成をブロ
ツクで示した図、第２図は本発明の構成及び作用
を説明するための図である。 ９……被試験マイクロコンピユータ、１０……
マイクロコンピユータの試験器、１８……設定
器、１９……表示器、１……中央演算処理装置、
６……プログラムメモリ、１２……バツフアドラ
イバ、１３……試験プログラムメモリ、１５……
マスターメモリ、１７……入出力コントローラ。
Claims (1)
- １ 試験条件を設定する設定器と試験結果を表示
する表示器を併設し、被試験マイクロコンピユー
タの中央演算処理装置からのデータ信号とアドレ
ス信号とコントロール信号を入出力するバツフア
ドライバと、前記中央演算処理装置の命令により
動作する試験プログラムを記憶するメモリと、被
試験マイクロコンピユータのプログラムメモリを
チエツクする基準となるマスターメモリと、前記
設定器と表示器を制御する入出力コントローラと
を設け、前記試験プログラムは、被試験マイクロ
コンピユータのプログラムメモリのエリアと同じ
アドレス空間及び異なるアドレス空間に複数組を
備えてなり、切換用のコントロール信号により特
定のアドレス空間を切り換えることにより被試験
マイクロコンピユータのプログラムメモリのエリ
アとの重複を避けることを特徴とするマイクロコ
ンピユータの試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121193A JPS5914196A (ja) | 1982-07-14 | 1982-07-14 | マイクロコンピユ−タの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121193A JPS5914196A (ja) | 1982-07-14 | 1982-07-14 | マイクロコンピユ−タの試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914196A JPS5914196A (ja) | 1984-01-25 |
| JPS6349812B2 true JPS6349812B2 (ja) | 1988-10-05 |
Family
ID=14805160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121193A Granted JPS5914196A (ja) | 1982-07-14 | 1982-07-14 | マイクロコンピユ−タの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914196A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007757Y1 (ko) * | 1990-02-26 | 1992-10-17 | 맹섭 | 골프백용 스탠드 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326545A (en) * | 1976-08-24 | 1978-03-11 | Toshiba Corp | Checker for microc omputer |
| JPS5436151A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Test unit for micro computer system |
-
1982
- 1982-07-14 JP JP57121193A patent/JPS5914196A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326545A (en) * | 1976-08-24 | 1978-03-11 | Toshiba Corp | Checker for microc omputer |
| JPS5436151A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Test unit for micro computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5914196A (ja) | 1984-01-25 |
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