JPS634395B2 - - Google Patents
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- Publication number
- JPS634395B2 JPS634395B2 JP55130318A JP13031880A JPS634395B2 JP S634395 B2 JPS634395 B2 JP S634395B2 JP 55130318 A JP55130318 A JP 55130318A JP 13031880 A JP13031880 A JP 13031880A JP S634395 B2 JPS634395 B2 JP S634395B2
- Authority
- JP
- Japan
- Prior art keywords
- switching
- processors
- multiprocessor
- call
- processor
- Prior art date
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- Expired
Links
- 238000012423 maintenance Methods 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 101150016099 omcA gene Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 201000003033 pontocerebellar hypoplasia type 5 Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
- H04Q3/5455—Multi-processor, parallelism, distributed systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明はマルチプロセツサを用いた電話交換方
式に関し、各プロセツサ間の系構成切替方式に関
する。
式に関し、各プロセツサ間の系構成切替方式に関
する。
従来のこの種のマルチプロセツサシステムにお
ける各プロセツサの系構成切替システムを第１図
に示す。このシステムは、各ネツトワーク（図示
せず）を制御するためのコールプロセツサ（CP
と称する）１と各コールプロセツサ（CP）間の
制御、保守を行うためオペレーシヨン・アンド・
メインテナンスプロセツサ（OMPと称する）３
と、前記CP１とOMP３との間に設けられたプロ
セツサコミユニケーシヨンチヤンネル（PCHと
称する）およびバスコントローラ（BCと称する）
７に接続されているシステムバス（SBと称する）
６と、ローカルメモリ（LMと称する）２，４
と、共通メモリ（CMと称する）８とから成る。
更に、各プロセツサ及びメモリは０系、１系より
成る。各コールプロセツサの系構成切替は前記
OMP３の指示に基づき行なつている。
ける各プロセツサの系構成切替システムを第１図
に示す。このシステムは、各ネツトワーク（図示
せず）を制御するためのコールプロセツサ（CP
と称する）１と各コールプロセツサ（CP）間の
制御、保守を行うためオペレーシヨン・アンド・
メインテナンスプロセツサ（OMPと称する）３
と、前記CP１とOMP３との間に設けられたプロ
セツサコミユニケーシヨンチヤンネル（PCHと
称する）およびバスコントローラ（BCと称する）
７に接続されているシステムバス（SBと称する）
６と、ローカルメモリ（LMと称する）２，４
と、共通メモリ（CMと称する）８とから成る。
更に、各プロセツサ及びメモリは０系、１系より
成る。各コールプロセツサの系構成切替は前記
OMP３の指示に基づき行なつている。
従つて障害時に前記CP１の障害情報をOMP３
が受信した場合、CP１，SB６，PCH５を経由し
ているため障害装置の切分けがむずかしく、ま
た、CM８とCP１の二重障害時にCP１の部分ダ
ウンをなくすために、CP１の０系（CP00，……
CPo0）、１系（CP01，……CPo1）とCM８の０系
（CM0），１系（CM1）の組合せを任意に行なう
ことがむずかしく、ソフトウエアも複雑となる。
又、全CPのいつせい切替ができないなどの欠点
があつた。
が受信した場合、CP１，SB６，PCH５を経由し
ているため障害装置の切分けがむずかしく、ま
た、CM８とCP１の二重障害時にCP１の部分ダ
ウンをなくすために、CP１の０系（CP00，……
CPo0）、１系（CP01，……CPo1）とCM８の０系
（CM0），１系（CM1）の組合せを任意に行なう
ことがむずかしく、ソフトウエアも複雑となる。
又、全CPのいつせい切替ができないなどの欠点
があつた。
本発明の目的は、上記の欠点を除去し、正常
時、異常時を問わず系構成の切替を確実かつ簡単
に行なうマルチプロセツサシステムにおける系切
替方式を提供するところにある。
時、異常時を問わず系構成の切替を確実かつ簡単
に行なうマルチプロセツサシステムにおける系切
替方式を提供するところにある。
前記目的を達成するために、本発明によるプロ
セツサの切替方式は、各ネツトワークを制御する
CPと各CP間の制御、保守を行うOMPとの間に、
該OMPから直接各CPを制御できるマルチプロセ
ツサ・スーパーバイズ・アンド・コントローラ
（MPC）と呼ばれる専用コントローラを別に設
け、系構成の切替を該MPCを介して行わせる構
成としたものである。
セツサの切替方式は、各ネツトワークを制御する
CPと各CP間の制御、保守を行うOMPとの間に、
該OMPから直接各CPを制御できるマルチプロセ
ツサ・スーパーバイズ・アンド・コントローラ
（MPC）と呼ばれる専用コントローラを別に設
け、系構成の切替を該MPCを介して行わせる構
成としたものである。
以下、図面を参照して詳述する。
第２図は本発明の実施例の切替システムを示し
たブロツク図である。第１図と異る点は、各CP
１とOMP３との間にコントロールバス１０を介
してマルチプロセツサ・スーパーバイズ・アン
ド・コントローラ（MPC）９設けた点にある。
たブロツク図である。第１図と異る点は、各CP
１とOMP３との間にコントロールバス１０を介
してマルチプロセツサ・スーパーバイズ・アン
ド・コントローラ（MPC）９設けた点にある。
このMPC９は、各CPの情報を監視し、その結
果をOMP３送る機能を持つ。OMP３は前記
MPCからのCPの情報を受けとり分析を行い障害
発生のCPを切替えるべく切替信号をMPC９に発
生する。MPC９はこのOMP３からの切替信号を
受けとり実際の系切替の指令信号を発生する。
CPの切替えは個々の特定CPの切替えの他に、故
障状態に応じた０系から１系（又は１系から０
系）への全系の切替えがある。この個々の切替え
か全系の切替えかの決定もOMP３が行なつてい
る。全系の切替えも、MPC９を介して行なわれ
る。切替えに際しては切替え先のCPのプロセツ
サ番号を切替指令信号に付して送出する。MPC
９はチヤネル構成となつているハードウエアを基
本とするが、マイクロプロセツサによつて主体的
な役割、即ち、監視情報のモニタ結果の分析等を
も行なわせることもできる。次に実際の切替動作
を説明する。CP自体は０系（CP00，……CPo0）、
１系（CP01，……CPo1）の如く二重化されてお
り、今、CP１のうちCP00が障害となつた場合、
その障害となつたCP00は障害情報を検出し、コ
ントロールバス１０を経由し、MPC９を経て
OMP３へ情報を送出する。CP00からの障害情報
を受信したOMP３は障害内容を分析し、MPC９
を経由し直接コントロールバス１０によりCP00
をシステム上より切りはなす。また、０系のCM
８（CM0）が障害となつた場合、OMP３から
MPC９を経由し、いつせいに各CP１を０系から
１系に切替を行うことができる。この場合SB６
を経由してCP１をコントロールすることがない
ため、SB６の待合せなどを受けず確実に系構成
の切替えが行なわれる。
果をOMP３送る機能を持つ。OMP３は前記
MPCからのCPの情報を受けとり分析を行い障害
発生のCPを切替えるべく切替信号をMPC９に発
生する。MPC９はこのOMP３からの切替信号を
受けとり実際の系切替の指令信号を発生する。
CPの切替えは個々の特定CPの切替えの他に、故
障状態に応じた０系から１系（又は１系から０
系）への全系の切替えがある。この個々の切替え
か全系の切替えかの決定もOMP３が行なつてい
る。全系の切替えも、MPC９を介して行なわれ
る。切替えに際しては切替え先のCPのプロセツ
サ番号を切替指令信号に付して送出する。MPC
９はチヤネル構成となつているハードウエアを基
本とするが、マイクロプロセツサによつて主体的
な役割、即ち、監視情報のモニタ結果の分析等を
も行なわせることもできる。次に実際の切替動作
を説明する。CP自体は０系（CP00，……CPo0）、
１系（CP01，……CPo1）の如く二重化されてお
り、今、CP１のうちCP00が障害となつた場合、
その障害となつたCP00は障害情報を検出し、コ
ントロールバス１０を経由し、MPC９を経て
OMP３へ情報を送出する。CP00からの障害情報
を受信したOMP３は障害内容を分析し、MPC９
を経由し直接コントロールバス１０によりCP00
をシステム上より切りはなす。また、０系のCM
８（CM0）が障害となつた場合、OMP３から
MPC９を経由し、いつせいに各CP１を０系から
１系に切替を行うことができる。この場合SB６
を経由してCP１をコントロールすることがない
ため、SB６の待合せなどを受けず確実に系構成
の切替えが行なわれる。
本発明は以上説明したようにCPの切替えを直
接OMPから行なえるようCPとOMPの間にMPC
を設置する構成とすることにより、OMPからの
CPの系構成の切替えを簡単かつ確実に行なえる
効果がある。
接OMPから行なえるようCPとOMPの間にMPC
を設置する構成とすることにより、OMPからの
CPの系構成の切替えを簡単かつ確実に行なえる
効果がある。
第１図はマルチプロセツサにおける系構成切替
システムの従来例を示す図、第２図は本発明の一
実施例を示すブロツク図である。 １……コールプロセツサ、２……ローカルメモ
リ、３……オペレーシヨン・アンド・メインテナ
ンスプロセツサ、４……ローカルメモリ、５……
プロセツサ・コミユニケーシヨン・チヤンネル、
６……システムバス、７……バスコントローラ、
８……共通メモリ、９……マルチプロセツサ・ス
ーパーバイズ・アンド・コントローラ。
システムの従来例を示す図、第２図は本発明の一
実施例を示すブロツク図である。 １……コールプロセツサ、２……ローカルメモ
リ、３……オペレーシヨン・アンド・メインテナ
ンスプロセツサ、４……ローカルメモリ、５……
プロセツサ・コミユニケーシヨン・チヤンネル、
６……システムバス、７……バスコントローラ、
８……共通メモリ、９……マルチプロセツサ・ス
ーパーバイズ・アンド・コントローラ。
Claims (1)
- １ 各ネツトワークを制御するコールプロセツサ
と、各コールプロセツサ間の制御、保守を行うオ
ペレーシヨン・アンド・メインテナンスプロセツ
サとの間に、制御システムの監視・制御を行うた
めの通常の各プロセツサ間のデータ通信を行うデ
ータバスの他に、専用のコントロールバスを介し
て、前記オペレーシヨン・アンド・メインテナン
スプロセツサから直接各コールプロセツサの制御
を可能とする制御専用のマルチプロセツサ・スー
パーバイズ・アンド・コントローラを別に設け、
該コントローラにより前記コールプロセツサを監
視し、その結果に応じて系構成の切替えを前記マ
ルチプロセツサ・スーパーバイズ・アンド・コン
トローラを介して行わせることを特徴とするマル
チプロセツサシステムにおける系切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130318A JPS5754490A (en) | 1980-09-19 | 1980-09-19 | System switching method in multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130318A JPS5754490A (en) | 1980-09-19 | 1980-09-19 | System switching method in multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5754490A JPS5754490A (en) | 1982-03-31 |
| JPS634395B2 true JPS634395B2 (ja) | 1988-01-28 |
Family
ID=15031456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55130318A Granted JPS5754490A (en) | 1980-09-19 | 1980-09-19 | System switching method in multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5754490A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182983A (ja) * | 1982-04-21 | 1983-10-26 | Nec Corp | マルチプロセサ交換機 |
| JPH0759001B2 (ja) * | 1987-05-15 | 1995-06-21 | 富士通株式会社 | 電子交換機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023578A (ja) * | 1973-06-30 | 1975-03-13 |
-
1980
- 1980-09-19 JP JP55130318A patent/JPS5754490A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023578A (ja) * | 1973-06-30 | 1975-03-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5754490A (en) | 1982-03-31 |
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