JPS58182983A - マルチプロセサ交換機 - Google Patents
マルチプロセサ交換機Info
- Publication number
- JPS58182983A JPS58182983A JP6685482A JP6685482A JPS58182983A JP S58182983 A JPS58182983 A JP S58182983A JP 6685482 A JP6685482 A JP 6685482A JP 6685482 A JP6685482 A JP 6685482A JP S58182983 A JPS58182983 A JP S58182983A
- Authority
- JP
- Japan
- Prior art keywords
- call
- processor
- memory
- common memory
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
- H04Q3/5455—Multi-processor, parallelism, distributed systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の分野
本発明は複数プロセサを用いた大容量通信交換機の制御
方式に関し、特に特定の交換回路網に対応してプロセサ
を配置する形式の負荷分担形マルチプロセサ制御方式に
関する。
方式に関し、特に特定の交換回路網に対応してプロセサ
を配置する形式の負荷分担形マルチプロセサ制御方式に
関する。
（２）従来技術の問題点
従来この種制御方式においては、プロセサ間にデータバ
スを設け、これを通信手段として、各プロセサに対応す
る交換回路網に関するリソースの管理をそれぞれのプロ
セサが分担管理する構成をとっていた。本構成は設備容
量の増加の場合、必要な交換回路網とそれに対応するプ
ロセサを増設し、これを前記データバスに接続すればよ
く、その九め増設性に優れるという特徴があったが、反
面データバスを介する通（ＦＪｔが多いためパスの通信
容量の限界で比較的に小容量の規模範囲に制限されると
いう問題、ならびにソフトウェア面でシングルプロセサ
との間の差違が大きくなるという問題があった。
スを設け、これを通信手段として、各プロセサに対応す
る交換回路網に関するリソースの管理をそれぞれのプロ
セサが分担管理する構成をとっていた。本構成は設備容
量の増加の場合、必要な交換回路網とそれに対応するプ
ロセサを増設し、これを前記データバスに接続すればよ
く、その九め増設性に優れるという特徴があったが、反
面データバスを介する通（ＦＪｔが多いためパスの通信
容量の限界で比較的に小容量の規模範囲に制限されると
いう問題、ならびにソフトウェア面でシングルプロセサ
との間の差違が大きくなるという問題があった。
（３）発明の目的
本発明は一共通リソースの管理に必要な小容量の共通メ
モＩＪ を設備することによシ上記問題を解決したマル
チプロセ、す交換機會提供するものである。
モＩＪ を設備することによシ上記問題を解決したマル
チプロセ、す交換機會提供するものである。
（４）発明の要点
本発明のマルチプロセッサ交換機は、各交換回路網に対
応してプロセサを配置する形式のマルチプロセサ制御方
式において、各プロセサに個有のメモＩＪ を配置する
と同時に全プロセサから直接にアクセスできる共通メモ
リを設け、かつ全プロセサ相互間にデータバスを備え、
前記共通メモリに共通リソースの状態を記憶させること
により、シングルプロセサ用のソフトウェアと類似させ
ると同時に、データバスならびに共通メモリの使用率制
限全練和させ規模範囲を拡大せしめるものである。
応してプロセサを配置する形式のマルチプロセサ制御方
式において、各プロセサに個有のメモＩＪ を配置する
と同時に全プロセサから直接にアクセスできる共通メモ
リを設け、かつ全プロセサ相互間にデータバスを備え、
前記共通メモリに共通リソースの状態を記憶させること
により、シングルプロセサ用のソフトウェアと類似させ
ると同時に、データバスならびに共通メモリの使用率制
限全練和させ規模範囲を拡大せしめるものである。
（５）発明の実施例
次に図面を参照して本発明の実施例について説明する。
第１図は本発明の一実施例を示すブロック図である。Ｎ
Ｗｏ〜ＮＷｎは単位交換回路網でこれらはＪで示すジャ
ンフタにより相互接続されている。ＳＵＢは加入者線、
ＴＲＫはトランク、ＳＶＴはサービストランクである。
Ｗｏ〜ＮＷｎは単位交換回路網でこれらはＪで示すジャ
ンフタにより相互接続されている。ＳＵＢは加入者線、
ＴＲＫはトランク、ＳＶＴはサービストランクである。
各単位交換回路網ＮＷｏ−ＮＷｎに対応してコールプロ
セサＣＰｏ〜ＣＰｎ が配置され、また本実施例の場
合は保守・運用プロセサＯＭＰが別置されている。この
保守・運用プロセッサＯＭＰ＋ｆｋ能はたとえばコール
プロセッサＣＰｏに併合させることも可能であ夛、本発
明を特徴づけるものではない。
セサＣＰｏ〜ＣＰｎ が配置され、また本実施例の場
合は保守・運用プロセサＯＭＰが別置されている。この
保守・運用プロセッサＯＭＰ＋ｆｋ能はたとえばコール
プロセッサＣＰｏに併合させることも可能であ夛、本発
明を特徴づけるものではない。
各プロセサ間の通信手段としてデータバスＤＡＴＡ Ｂ
Ｏ２が設備され、これは保守・運用プロセッサＯＭＦの
管理のもとに各プロセッサの動作と並行してプロセサ間
の通信が実行できる。
Ｏ２が設備され、これは保守・運用プロセッサＯＭＦの
管理のもとに各プロセッサの動作と並行してプロセサ間
の通信が実行できる。
保守・運用プロセッサＯＭＰには入出力機器ＩＯが接続
すれ、マンマシンインタフェースがここに集中される。
すれ、マンマシンインタフェースがここに集中される。
各プロセサには個有メモリＬＭ。
ＬＭＯ，〜ＬＭｎがそれぞれ接続されると同時に共通メ
モＩＪｃＭが接続される。勿論本共通メモリＣＭには排
他機構が設備されており、各プロセサからのアクセスの
交通整理がなされる。また各プロセサからみて個有メモ
リＬＭｔ、共通メモリＣＭの順序でメモリ番地は連続で
あり、ソフトウェア的には両者の区別は必要としない。
モＩＪｃＭが接続される。勿論本共通メモリＣＭには排
他機構が設備されており、各プロセサからのアクセスの
交通整理がなされる。また各プロセサからみて個有メモ
リＬＭｔ、共通メモリＣＭの順序でメモリ番地は連続で
あり、ソフトウェア的には両者の区別は必要としない。
本発明の特徴は共通メモＩＪｃＭの設置とその活用法に
ある。この共通メモリＣＭには次のデータを収容する。
ある。この共通メモリＣＭには次のデータを収容する。
イ、トランク管理データ
ロ、交換回路網管理データ
ハ１局符号翻訳データ
二、加入者翻訳データ
ホ、排他処置制御データ
へ、コールメモリリンケージテーブル
また、各個有メモリＬＭｉ には呼処理プログラム、各
受持範囲の単位交換回路網ＮＷｉ、）ランクＴＲＫ、サ
ービストランク８ＶＴ、加入者ｄｓｔｌＢの状態、呼側
制御情報等を記憶し、保迂、運用プロセ、すＯＭＰには
保守・運用関係のプログラムとデータが記憶される。
受持範囲の単位交換回路網ＮＷｉ、）ランクＴＲＫ、サ
ービストランク８ＶＴ、加入者ｄｓｔｌＢの状態、呼側
制御情報等を記憶し、保迂、運用プロセ、すＯＭＰには
保守・運用関係のプログラムとデータが記憶される。
第２図はシングルプロセサにおける交換制御プログラム
の機能モジ、−ル構造を示す。１ずハードウェアに対応
して図の上段に示す加入者＋ｍＭＩＫｌモジュール８Ｌ
Ｃ，ネットワーク制御モジュールＮＷＣ，）ランク制御
モジュール８ＴＲ。
の機能モジ、−ル構造を示す。１ずハードウェアに対応
して図の上段に示す加入者＋ｍＭＩＫｌモジュール８Ｌ
Ｃ，ネットワーク制御モジュールＮＷＣ，）ランク制御
モジュール８ＴＲ。
数字受信制御モジュールＲ８Ｒ，ならびに数字送出制御
モジ、−ルＲ８Ｓがある。また、図の中間段に示す接続
制御モジュールＣＮＢならびにリソース管理モジュール
８ＲＭがある。その他下段には各種保守運用関係のモジ
ュールがあるが、これらは本発明と直接関係しないので
、ここでは０＆＋Ｍとして一括して示しである。本構成
において、上段のハード対応の各モジーールは交換１幾
へのイベント’２常時監視しており、これ全検出すると
中段にある接続制御モジ、−ルＣＮＢへこれが報告され
、該接続制御モジ。
モジ、−ルＲ８Ｓがある。また、図の中間段に示す接続
制御モジュールＣＮＢならびにリソース管理モジュール
８ＲＭがある。その他下段には各種保守運用関係のモジ
ュールがあるが、これらは本発明と直接関係しないので
、ここでは０＆＋Ｍとして一括して示しである。本構成
において、上段のハード対応の各モジーールは交換１幾
へのイベント’２常時監視しており、これ全検出すると
中段にある接続制御モジ、−ルＣＮＢへこれが報告され
、該接続制御モジ。
−ルＣＮＢはその時の呼の状態とこのイベントの種類に
よシ実行すべき交換動作を決定し、リソースｆ理モジ、
−ルＳＲＭに必要なリソースの選択や開放管指示しなが
ら交換動作のための指令を作成し、これを上段のハード
対応モジ。
よシ実行すべき交換動作を決定し、リソースｆ理モジ、
−ルＳＲＭに必要なリソースの選択や開放管指示しなが
ら交換動作のための指令を作成し、これを上段のハード
対応モジ。
−ルに指示することによシ交換動作を逐行する。
第３図はマルチプロセサの場合のプロ、り構成の一部を
示したものである。この場合はシングルプロセサの場合
と異なってホームＣＰには発信側端末Ｓ Ｕ Ｂ を監
視する加入者線制御モジュールＳＬＣ又それに従属する
単位交換回路網ＮＷｉ ｉｋ制御するネットワーク制
御モジー−ルＮＷＣとその呼の管理と制御全行なう接続
制御モジュールＣＮＢそして呼制御上必要なりソー、ス
の管理を行なうリソースｆ理モジ、−ルＳＲＭが動作す
る。メートＣＰの起動はホームＣＰにある接続制御モジ
、−ルＣＮＢにより出回線が決定された段隔てデータバ
スＤＡ’ｌ ＢＵＳ’ｉ通じて行なわれる。ソー）ＣＰ
には出回線ＴＲＫを制御・監視するトランク制御モジュ
ール８ＴＲ。
示したものである。この場合はシングルプロセサの場合
と異なってホームＣＰには発信側端末Ｓ Ｕ Ｂ を監
視する加入者線制御モジュールＳＬＣ又それに従属する
単位交換回路網ＮＷｉ ｉｋ制御するネットワーク制
御モジー−ルＮＷＣとその呼の管理と制御全行なう接続
制御モジュールＣＮＢそして呼制御上必要なりソー、ス
の管理を行なうリソースｆ理モジ、−ルＳＲＭが動作す
る。メートＣＰの起動はホームＣＰにある接続制御モジ
、−ルＣＮＢにより出回線が決定された段隔てデータバ
スＤＡ’ｌ ＢＵＳ’ｉ通じて行なわれる。ソー）ＣＰ
には出回線ＴＲＫを制御・監視するトランク制御モジュ
ール８ＴＲ。
その回線全収容している単位変換回路網ＮＷｊを制御す
るネットワーク制御モジュールＮＷＣがある。出回＠Ｔ
ＲＫより受信したイベントは呼の管理・制御を行なうホ
ームＣＰＫある接続制御モジュールＣＮＢへトランク制
御モジュール８ＴＲよシデータバスＤＡ’ｌ ＢＵＳを
通じて伝達される。そしてホームＣＰにある接続制御モ
ジ、−ルＣＮＢはその呼が嬉滅する迄呼の管理・制御全
行な５４１に成る。
るネットワーク制御モジュールＮＷＣがある。出回＠Ｔ
ＲＫより受信したイベントは呼の管理・制御を行なうホ
ームＣＰＫある接続制御モジュールＣＮＢへトランク制
御モジュール８ＴＲよシデータバスＤＡ’ｌ ＢＵＳを
通じて伝達される。そしてホームＣＰにある接続制御モ
ジ、−ルＣＮＢはその呼が嬉滅する迄呼の管理・制御全
行な５４１に成る。
本マルチプロセサ方式の特長全以下にまとめる。
（イ） コールプロセ、すＣＰｉの配下に個有メモリ
ＬＭｊ及び単位交換回路網ＮＷｉ が同市的に配置さ
れる。
ＬＭｊ及び単位交換回路網ＮＷｉ が同市的に配置さ
れる。
（ロ）′１！ｒコールブロセッｆ ＣＰ ｉ ｎ 、各
コ−ルア’ロセ、すＣＰｉに配置されたイ固有メモリＬ
Ｍｉとアドレス的に連続した共通のメモリＣＭに接続さ
れ、共通メモＩＪｃＭには、各コールプロセッサＣＰｉ
が共通に索引するデータが配置される。
コ−ルア’ロセ、すＣＰｉに配置されたイ固有メモリＬ
Ｍｉとアドレス的に連続した共通のメモリＣＭに接続さ
れ、共通メモＩＪｃＭには、各コールプロセッサＣＰｉ
が共通に索引するデータが配置される。
（ハ）各コールプロセ、すＣＰ ｉ 間ハチ−ｊｆ ／
＜ スＤＡＴＡ ＢＵＳで接続され、各コールプロセッ
サＣＰｌ内にあるモジュール間のイベントのやり取シは
これを通じて行なわれる。
＜ スＤＡＴＡ ＢＵＳで接続され、各コールプロセッ
サＣＰｌ内にあるモジュール間のイベントのやり取シは
これを通じて行なわれる。
に）呼の状態管理及び制御権は呼の発信側コールブロセ
、すｃｐｔ （ホームＣＰ）にあり、着信側コールプロ
セッサＣＰｉ（ソー） ＣＰ）は発信側コールプロセッ
サＣＰｉによって選ばれ、着信側の端末制御の機能を受
けもつ。
、すｃｐｔ （ホームＣＰ）にあり、着信側コールプロ
セッサＣＰｉ（ソー） ＣＰ）は発信側コールプロセッ
サＣＰｉによって選ばれ、着信側の端末制御の機能を受
けもつ。
又、発信側コールプロセ、すＣＰｉ に於て、呼の処理
上必要とされるリソースを提供する。
上必要とされるリソースを提供する。
（６）発明の効果
本発明は以上説明したように、各コールプロセ、すＣＰ
ｌ 間の通信にはデータノくス５Ｙ８ＢＵＳ’を使用Ｌ
、各コールブロセ、すＣＰｉで共通に使用されるデータ
に関しては共通メモリ０Ｍ内に収容し、各コールプロセ
ッサＣＰｉ よｐ直接索引できる樗成金とりデータノ（
ス５Ｙ８ＢＵＳ のデータ転送量を少なくすることによ
り、又換機全体で取り扱える呼処理能力を大きくしてい
る籾米がある。文単位交換回路網ＮＷｉとコールブロセ
、すｃｐｔ ’＜固定化することにより固定化されてい
ない場合に必要となれる負荷分散論理ｔ４ったコールプ
ロセ、すＣＰｉの選択論理が不要になるという効果があ
る。
ｌ 間の通信にはデータノくス５Ｙ８ＢＵＳ’を使用Ｌ
、各コールブロセ、すＣＰｉで共通に使用されるデータ
に関しては共通メモリ０Ｍ内に収容し、各コールプロセ
ッサＣＰｉ よｐ直接索引できる樗成金とりデータノ（
ス５Ｙ８ＢＵＳ のデータ転送量を少なくすることによ
り、又換機全体で取り扱える呼処理能力を大きくしてい
る籾米がある。文単位交換回路網ＮＷｉとコールブロセ
、すｃｐｔ ’＜固定化することにより固定化されてい
ない場合に必要となれる負荷分散論理ｔ４ったコールプ
ロセ、すＣＰｉの選択論理が不要になるという効果があ
る。
第１図は本発明の一実施例金示すブロック図、第２図は
シングルプロセッサにおける交換制御プログラムの機能
モジ、−ル構造を示す図、第３図はマルチプロセ、すの
場合のブロック構成の−Ｓを示した図である。 ＮＷｏ 〜ＮＷｎ−・・一単位交換回路網、ＣＰｏ−Ｃ
Ｐｎ、。 コールプロセ、す、ＬＭＱ〜１Ｍｎ−＝−ｓｂ 有メモ
１ハＣＭ・・・・・共通メモリ、ＯＭＰ・・・・・保守
・１用グロセッサ、ＳＵＢ・・・・加入者線、ＴＲＫ・
・・・・トランク、ＳＶＴ・・−１−ビス） ランク、
ＤＡＴＡ ＢＵＳ・・・・・・データバス、ＩＯ・・・
・・・入出力機器、ＳＬＣ・・・・・・加入者線制御モ
ジ、−ル、ＮＷＣ・・・・・・ネットワーク制御モジュ
ール、８ＴＲ・・・・・・トランク制御モジー−ル、Ｒ
８Ｒ・・・・・数字受信制御モジ、−ル、Ｒ８Ｓ・・・
・・・数字送出制御モジ、−ル、ＣＮＢ・・・・・・接
続制御モジュール、ＳＲＭ・・・・・リソース管理モジ
ュール。 羊 ｌ 凹 革２ 聞 ＄ ３ ［
シングルプロセッサにおける交換制御プログラムの機能
モジ、−ル構造を示す図、第３図はマルチプロセ、すの
場合のブロック構成の−Ｓを示した図である。 ＮＷｏ 〜ＮＷｎ−・・一単位交換回路網、ＣＰｏ−Ｃ
Ｐｎ、。 コールプロセ、す、ＬＭＱ〜１Ｍｎ−＝−ｓｂ 有メモ
１ハＣＭ・・・・・共通メモリ、ＯＭＰ・・・・・保守
・１用グロセッサ、ＳＵＢ・・・・加入者線、ＴＲＫ・
・・・・トランク、ＳＶＴ・・−１−ビス） ランク、
ＤＡＴＡ ＢＵＳ・・・・・・データバス、ＩＯ・・・
・・・入出力機器、ＳＬＣ・・・・・・加入者線制御モ
ジ、−ル、ＮＷＣ・・・・・・ネットワーク制御モジュ
ール、８ＴＲ・・・・・・トランク制御モジー−ル、Ｒ
８Ｒ・・・・・数字受信制御モジ、−ル、Ｒ８Ｓ・・・
・・・数字送出制御モジ、−ル、ＣＮＢ・・・・・・接
続制御モジュール、ＳＲＭ・・・・・リソース管理モジ
ュール。 羊 ｌ 凹 革２ 聞 ＄ ３ ［
Claims (1)
- た交換機運用プロセサ、又それらのプロセサ間から共通
にアクセスしうる共通メモリ、プロセサ間相互の通信に
用いるデータ・バス機構とから構成され、呼の制御方式
として発呼を検出したプロセサが呼の終話迄の制御を持
ち、共通メモリに配置されたルート翻訳テーブルを用い
てルート選択を実施し着呼側のプロセサを決定し、着呼
側のプロセサは通話路系装置の制御のみを分担し、共通
メモリには前記翻訳テーブル以外に空きトランク情報９
通話路パス情報、加入者情報から成るデータ・テーブル
を配置し、各プロセサよシ共通にアクセスされること全
特徴とするマルチブロセｌす交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6685482A JPS58182983A (ja) | 1982-04-21 | 1982-04-21 | マルチプロセサ交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6685482A JPS58182983A (ja) | 1982-04-21 | 1982-04-21 | マルチプロセサ交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182983A true JPS58182983A (ja) | 1983-10-26 |
Family
ID=13327848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6685482A Pending JPS58182983A (ja) | 1982-04-21 | 1982-04-21 | マルチプロセサ交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182983A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113391A (ja) * | 1984-11-08 | 1986-05-31 | Nec Corp | トランク空塞管理方式 |
| JPS6343489A (ja) * | 1986-08-11 | 1988-02-24 | Nec Corp | マルチプロセツサ電子交換システムにおける代表回線選択処理方式 |
| JPS6363297A (ja) * | 1986-09-03 | 1988-03-19 | Nec Corp | デ−タメモリ管理方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754490A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | System switching method in multiprocessor system |
-
1982
- 1982-04-21 JP JP6685482A patent/JPS58182983A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754490A (en) * | 1980-09-19 | 1982-03-31 | Nec Corp | System switching method in multiprocessor system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113391A (ja) * | 1984-11-08 | 1986-05-31 | Nec Corp | トランク空塞管理方式 |
| JPS6343489A (ja) * | 1986-08-11 | 1988-02-24 | Nec Corp | マルチプロセツサ電子交換システムにおける代表回線選択処理方式 |
| JPS6363297A (ja) * | 1986-09-03 | 1988-03-19 | Nec Corp | デ−タメモリ管理方式 |
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