JPS6343793Y2 - - Google Patents
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- JPS6343793Y2 JPS6343793Y2 JP13211378U JP13211378U JPS6343793Y2 JP S6343793 Y2 JPS6343793 Y2 JP S6343793Y2 JP 13211378 U JP13211378 U JP 13211378U JP 13211378 U JP13211378 U JP 13211378U JP S6343793 Y2 JPS6343793 Y2 JP S6343793Y2
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- Japan
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- circuit
- equivalent transistor
- voltage
- capacitor
- thyristor equivalent
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Links
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- 230000005284 excitation Effects 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 101000668165 Homo sapiens RNA-binding motif, single-stranded-interacting protein 1 Proteins 0.000 description 2
- 102100039692 RNA-binding motif, single-stranded-interacting protein 1 Human genes 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 1
- 101150105073 SCR1 gene Proteins 0.000 description 1
- 101100134054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NTG1 gene Proteins 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Description
【考案の詳細な説明】
本考案は、２安定リレーを直流電源にて駆動す
るリレー駆動回路に関するものである。
るリレー駆動回路に関するものである。
従来、この種のリレー駆動回路は第１図に示す
ようになつており、２安定リレーの励磁コイルＬ
とコンデンサＣとの直列回路の両端に放電制御用
サイリスタ等価トランジスタ回路SCR2を並列接
続し、上記直列回路にダイオードD1，D2と抵抗
R2，R4の並列回路よりなる放電制御用サイリス
タ等価トランジスタ回路SCR2のトリガ回路およ
び充電制御用サイリスタ等価トランジスタ回路
SCR1を介して直流電源Ｅを印加し、上記直列回
路とトリガ回路の直列回路にバイパス用抵抗R6
を並列接続し、コンデンサＣの充電電流がトリガ
回路のダイオードD1，D2を介して流れたときに
放電制御用サイリスタ等価トランジスタ回路
SCR2をオフするとともに、コンデンサＣの電荷
がトリガ回路の抵抗R2，R4およびバイパス用抵
抗R6を介して放電されたときに放電制御用サイ
リスタ等価トランジスタSCR2をオンさせるよう
にし、直流電源Ｅが印加された時に充電制御用サ
イリスタ等価トランジスタ回路SCR1をオンする
とともに、直流電源Ｅが印加されなくなつた時に
放電制御用サイリスタ等価トランジスタ回路
SCR2をオンしてコンデンサＣの充放電々流によ
つて２安定リレーを反転駆動させるようになつて
いる。図中、R1〜R6は抵抗T1〜T4はトランジス
タである。
ようになつており、２安定リレーの励磁コイルＬ
とコンデンサＣとの直列回路の両端に放電制御用
サイリスタ等価トランジスタ回路SCR2を並列接
続し、上記直列回路にダイオードD1，D2と抵抗
R2，R4の並列回路よりなる放電制御用サイリス
タ等価トランジスタ回路SCR2のトリガ回路およ
び充電制御用サイリスタ等価トランジスタ回路
SCR1を介して直流電源Ｅを印加し、上記直列回
路とトリガ回路の直列回路にバイパス用抵抗R6
を並列接続し、コンデンサＣの充電電流がトリガ
回路のダイオードD1，D2を介して流れたときに
放電制御用サイリスタ等価トランジスタ回路
SCR2をオフするとともに、コンデンサＣの電荷
がトリガ回路の抵抗R2，R4およびバイパス用抵
抗R6を介して放電されたときに放電制御用サイ
リスタ等価トランジスタSCR2をオンさせるよう
にし、直流電源Ｅが印加された時に充電制御用サ
イリスタ等価トランジスタ回路SCR1をオンする
とともに、直流電源Ｅが印加されなくなつた時に
放電制御用サイリスタ等価トランジスタ回路
SCR2をオンしてコンデンサＣの充放電々流によ
つて２安定リレーを反転駆動させるようになつて
いる。図中、R1〜R6は抵抗T1〜T4はトランジス
タである。
いま、第１図従来例において、スイツチＳがオ
ンされて直流電源Ｅが印加されると、バイアス用
抵抗R1、ツエナダイオードZD、抵抗R3よりなる
バイアス回路にバイアス電流I1が流れ、サイリス
タ等価トランジスタ回路SCR1がオンしてダイオ
ードD1，D2および励磁コイルＬを介してコンデ
ンサＣが充電され、このコンデンサＣの充電々流
Icが流れることによつて接点ｒが例えばセツト側
に反転駆動される。ここに、サイリスタ等価トラ
ンジスタ回路SCR1は、入力直源電圧の立ち上が
り特性が緩やかな場合におけるコンデンサＣの充
電特性を改善（コンデンサＣに突入電流が流れる
ようにする）して２安定リレーの反転駆動を確実
にするものである。このときサイリスタ等価トラ
ンジスタ回路SCR2はダイオードD1による電圧降
下がトランジスタT3を逆バイアスするのでオフ
状態となつている。次に、コンデンサＣが直流電
源Ｅの電源電圧まで充電されると、励磁コイルＬ
には励磁電流が流れなくなるが、２安定リレーに
おいてはアーマチユアが永久磁石に吸着されるよ
うになつているので、接点ｒはそのままの状態で
保持される。したがつて消費電力はバイアス抵抗
R1、ツエナダイオードZDおよび抵抗R3によるも
のと抵抗R6，R5によるものとなる。なお、サイ
リスタ等価トランジスタ回路SCR1には抵抗R5，
R6を介して保持電流が流れることになり、コン
デンサＣの充電終了後にサイリスタ等価トランジ
スタ回路SCR1がオフすることはない。次にスイ
ツチＳをオフにすると、まず最初にコンデンサＣ
の電荷により微少量I2が流れ、この電流I2による
抵抗R2の両端の電圧降下でトランジスタT3が順
方向にバイアスされトランジスタT3が導通し、
それによつてトランジスタT4も導通しコンデン
サＣの電荷の大部分はサイリスタ等価トランジス
タSCR2および励磁コイルＬを介して放電するこ
とになり、このコンデンサＣの放電々流Idが流れ
ることによつて接点ｒが例えばリセツト側に反転
駆動される。以上のように、２安定リレーはコン
デンサＣの充放電々流Ic，Idのみで駆動されるの
で、消費電力はきわめて少ないものとなつてい
る。
ンされて直流電源Ｅが印加されると、バイアス用
抵抗R1、ツエナダイオードZD、抵抗R3よりなる
バイアス回路にバイアス電流I1が流れ、サイリス
タ等価トランジスタ回路SCR1がオンしてダイオ
ードD1，D2および励磁コイルＬを介してコンデ
ンサＣが充電され、このコンデンサＣの充電々流
Icが流れることによつて接点ｒが例えばセツト側
に反転駆動される。ここに、サイリスタ等価トラ
ンジスタ回路SCR1は、入力直源電圧の立ち上が
り特性が緩やかな場合におけるコンデンサＣの充
電特性を改善（コンデンサＣに突入電流が流れる
ようにする）して２安定リレーの反転駆動を確実
にするものである。このときサイリスタ等価トラ
ンジスタ回路SCR2はダイオードD1による電圧降
下がトランジスタT3を逆バイアスするのでオフ
状態となつている。次に、コンデンサＣが直流電
源Ｅの電源電圧まで充電されると、励磁コイルＬ
には励磁電流が流れなくなるが、２安定リレーに
おいてはアーマチユアが永久磁石に吸着されるよ
うになつているので、接点ｒはそのままの状態で
保持される。したがつて消費電力はバイアス抵抗
R1、ツエナダイオードZDおよび抵抗R3によるも
のと抵抗R6，R5によるものとなる。なお、サイ
リスタ等価トランジスタ回路SCR1には抵抗R5，
R6を介して保持電流が流れることになり、コン
デンサＣの充電終了後にサイリスタ等価トランジ
スタ回路SCR1がオフすることはない。次にスイ
ツチＳをオフにすると、まず最初にコンデンサＣ
の電荷により微少量I2が流れ、この電流I2による
抵抗R2の両端の電圧降下でトランジスタT3が順
方向にバイアスされトランジスタT3が導通し、
それによつてトランジスタT4も導通しコンデン
サＣの電荷の大部分はサイリスタ等価トランジス
タSCR2および励磁コイルＬを介して放電するこ
とになり、このコンデンサＣの放電々流Idが流れ
ることによつて接点ｒが例えばリセツト側に反転
駆動される。以上のように、２安定リレーはコン
デンサＣの充放電々流Ic，Idのみで駆動されるの
で、消費電力はきわめて少ないものとなつてい
る。
しかしながら、上記従来例において、直流電源
Ｅが印加されている間、バイアス回路に常にバイ
アス電流I1が流れ無駄な電力を消費するという問
題があつた。すなわち、バイアス電流I1は、第２
図に示すようにt0時点で直流電源Ｅが印加されて
その電圧VEがツエナ電圧VZ以上に立上つた時点
t1から直流電源Ｅが印加されなくなるまで連続的
に流れることになり、サイリスタ等価トランジス
タ回路SCR1がオンした時点t2′以後のバイアス電
流I1は全く無駄に消費されるようになつていた。
本考案は上記の点に鑑みて為されたものであり、
その目的とするところは、定常状態におけるバイ
アス電流を殆んど零にして消費電力の低減を図る
ことにある。
Ｅが印加されている間、バイアス回路に常にバイ
アス電流I1が流れ無駄な電力を消費するという問
題があつた。すなわち、バイアス電流I1は、第２
図に示すようにt0時点で直流電源Ｅが印加されて
その電圧VEがツエナ電圧VZ以上に立上つた時点
t1から直流電源Ｅが印加されなくなるまで連続的
に流れることになり、サイリスタ等価トランジス
タ回路SCR1がオンした時点t2′以後のバイアス電
流I1は全く無駄に消費されるようになつていた。
本考案は上記の点に鑑みて為されたものであり、
その目的とするところは、定常状態におけるバイ
アス電流を殆んど零にして消費電力の低減を図る
ことにある。
以下、実施例について説明する。第３図は本考
案実施例を示すもので、第１図従来例の抵抗R3
に代えてラムダ字形負性抵抗素子RDを設けたも
のであり、他の構成は従来例と全く同様である。
ここに、ラムダ字形負性抵抗素子RDとは、第４
図に示すように、Ｐチヤンネル接合形FETQ1と
Ｎチヤンネル接合形FETQ2を１チツプに集積し
た２端子素子であり、実施例では、松下電子工業
株式会社製のラムダダイオード（MA522）を用
いている。このラムダ字形負性抵抗素子RDのＶ
−Ｉ特性は第５図ａに示すようになつており、ア
ノードＡからカソードＫに向つて順方向に電圧が
印加された場合において、印加電圧がピーク電圧
VPに達するまでは正抵抗素子であるが、ピーク
電圧VPを越えると負性抵抗素子となり、さらに
バレー電圧VVを越えると電流がしや断され、い
わゆるラムダ字形の負性抵抗を示すようになつて
いる。ここに、このラムダ字形負性抵抗素子RD
と第５図ｂに示すＶ−Ｉ特性を有するツエナダイ
オードZDとの直列回路のＶ−Ｉ特性は第５図ｃ
に示すようになり、直流電源電圧VEはツエナ電
圧VZとバレー電圧VVの和（VZ＋VV）よりも大き
く設定してある。
案実施例を示すもので、第１図従来例の抵抗R3
に代えてラムダ字形負性抵抗素子RDを設けたも
のであり、他の構成は従来例と全く同様である。
ここに、ラムダ字形負性抵抗素子RDとは、第４
図に示すように、Ｐチヤンネル接合形FETQ1と
Ｎチヤンネル接合形FETQ2を１チツプに集積し
た２端子素子であり、実施例では、松下電子工業
株式会社製のラムダダイオード（MA522）を用
いている。このラムダ字形負性抵抗素子RDのＶ
−Ｉ特性は第５図ａに示すようになつており、ア
ノードＡからカソードＫに向つて順方向に電圧が
印加された場合において、印加電圧がピーク電圧
VPに達するまでは正抵抗素子であるが、ピーク
電圧VPを越えると負性抵抗素子となり、さらに
バレー電圧VVを越えると電流がしや断され、い
わゆるラムダ字形の負性抵抗を示すようになつて
いる。ここに、このラムダ字形負性抵抗素子RD
と第５図ｂに示すＶ−Ｉ特性を有するツエナダイ
オードZDとの直列回路のＶ−Ｉ特性は第５図ｃ
に示すようになり、直流電源電圧VEはツエナ電
圧VZとバレー電圧VVの和（VZ＋VV）よりも大き
く設定してある。
いま、スイツチＳがt0時点でオンされて直流電
源Ｅが印加され、その電圧VEがツエナ電圧VZ以
上になつた時点t1から電圧VEがツエナ電圧VZと
バレー電圧VVとの和よりも大きくなる時点t2ま
での間パルス的にバイアス電流I1が流れバイアス
抵抗R1の両端電圧によつてサイリスタ等価トラ
ンジスタ回路SCR1がオンし、コンデンサＣに充
電々流がIcが流れて接点ｒがセツト側に駆動され
るように励磁コイルＬが励磁される。ここに、コ
ンデンサＣが充電された後の定常状態における電
圧VEをツエナ電圧VZとバレー電圧VVとの和より
も高くなるように設定することにより、定常状態
においてラムダ字形負性抵抗素子RDはしや断状
態となり、バイアス電流I1は零になる。したがつ
て、バイアス電流I1は電源電圧VEの立上り時の過
渡状態において短時間t1〜t2だけ流れ、定常状態
におけるバイアス電流I1は殆んど零となり、消費
電力の低減が図れることになる。この場合、サイ
リスタ等価トランジスタSCR1は、ラムダ形負性
抵抗素子RDにピーク電流IPが流れたときにその
電流を増幅するとともに、バレー電圧VVを越え
て電流が流れない状態に移行した場合にあつても
オン状態を保持してコンデンサＣの充電状態を継
続させるようになつている。また、ラムダ形負性
抵抗素子RDをバイアス回路のツエナダイオード
ZDに直列挿入するだけであり、回路構成が簡単
になる。なお、第６図における電源電圧VEが一
定の時定数をもつて立上る理由は例えばツエナダ
イオードのような接合型半導体素子の接合容量お
よび直流電源Ｅの内部抵抗に起因する一般的な過
渡現象である。すなわち、電源スイツチＳの投入
時には、この接合容量を充電する比較的大きい電
流が流れ、この充電々流は徐々に小さくなる。し
たがつて、直流電源Ｅの内容抵抗による電圧降下
は電源スイツチＳの投入直後に最大となり徐々に
小さくなつて電源電圧VEは一定の時定数をもつ
て立上ることになる。
源Ｅが印加され、その電圧VEがツエナ電圧VZ以
上になつた時点t1から電圧VEがツエナ電圧VZと
バレー電圧VVとの和よりも大きくなる時点t2ま
での間パルス的にバイアス電流I1が流れバイアス
抵抗R1の両端電圧によつてサイリスタ等価トラ
ンジスタ回路SCR1がオンし、コンデンサＣに充
電々流がIcが流れて接点ｒがセツト側に駆動され
るように励磁コイルＬが励磁される。ここに、コ
ンデンサＣが充電された後の定常状態における電
圧VEをツエナ電圧VZとバレー電圧VVとの和より
も高くなるように設定することにより、定常状態
においてラムダ字形負性抵抗素子RDはしや断状
態となり、バイアス電流I1は零になる。したがつ
て、バイアス電流I1は電源電圧VEの立上り時の過
渡状態において短時間t1〜t2だけ流れ、定常状態
におけるバイアス電流I1は殆んど零となり、消費
電力の低減が図れることになる。この場合、サイ
リスタ等価トランジスタSCR1は、ラムダ形負性
抵抗素子RDにピーク電流IPが流れたときにその
電流を増幅するとともに、バレー電圧VVを越え
て電流が流れない状態に移行した場合にあつても
オン状態を保持してコンデンサＣの充電状態を継
続させるようになつている。また、ラムダ形負性
抵抗素子RDをバイアス回路のツエナダイオード
ZDに直列挿入するだけであり、回路構成が簡単
になる。なお、第６図における電源電圧VEが一
定の時定数をもつて立上る理由は例えばツエナダ
イオードのような接合型半導体素子の接合容量お
よび直流電源Ｅの内部抵抗に起因する一般的な過
渡現象である。すなわち、電源スイツチＳの投入
時には、この接合容量を充電する比較的大きい電
流が流れ、この充電々流は徐々に小さくなる。し
たがつて、直流電源Ｅの内容抵抗による電圧降下
は電源スイツチＳの投入直後に最大となり徐々に
小さくなつて電源電圧VEは一定の時定数をもつ
て立上ることになる。
本考案は上述のように、２安定リレーの励磁コ
イルとコンデンサとの直列回路の両端に放電制御
用サイリスタ等価トランジスタ回路を並列接続
し、上記直列回路にダイオードと抵抗の並列回路
よりなる放電制御用サイリスタ等価トランジスタ
回路のトリガ回路および充電制御用サイリスタ等
価トランジスタ回路を介して直流電源を印加し、
上記直列回路とトリガ回路の直列回路にバイパス
用抵抗を並列接続し、コンデンサの充電電流がト
リガ回路のダイオードを介して流れたときに放電
制御用サイリスタ等価トランジスタ回路をオフす
るとともに、コンデンサの電荷がトリガ回路の抵
抗およびバイパス用抵抗を介して放電されたとき
に放電制御用サイリスタ等価トランジスタをオン
させるようにし、直流電源が印加された時に充電
制御用サイリスタ等価トランジスタ回路をオンす
るとともに、直流電源が印加されなくなつた時に
放電制御用サイリスタ等価トランジスタ回路をオ
ンしてコンデンサの充放電々流によつて２安定リ
レーを反転駆動せしめて成るリレー駆動回路にお
いて、バイアス用抵抗とツエナダイオードとラム
ダ字形負性抵抗素子との直列回路よりなるバイア
ス回路を直流電源に並列接続するとともに、バイ
アス用抵抗の両端電圧を充電制御用のSCR等価
トランジスタ回路の制御端に印加せしめ、ツエナ
ダイオードのツエナ電圧とラムダ形負性抵抗素子
のバレー電圧との和よりも直流電源電圧を高く設
定したものであり、ラムダ字形負性抵抗素子の特
性を利用してバイアス回路に流れるバイアス電流
を直流電源電圧の立上り時にのみパルス的に流す
ようにしているので、定常状態におけるバイアス
電流を殆んど零にすることができ、消費電力の低
減を図ることができるという効果がある。
イルとコンデンサとの直列回路の両端に放電制御
用サイリスタ等価トランジスタ回路を並列接続
し、上記直列回路にダイオードと抵抗の並列回路
よりなる放電制御用サイリスタ等価トランジスタ
回路のトリガ回路および充電制御用サイリスタ等
価トランジスタ回路を介して直流電源を印加し、
上記直列回路とトリガ回路の直列回路にバイパス
用抵抗を並列接続し、コンデンサの充電電流がト
リガ回路のダイオードを介して流れたときに放電
制御用サイリスタ等価トランジスタ回路をオフす
るとともに、コンデンサの電荷がトリガ回路の抵
抗およびバイパス用抵抗を介して放電されたとき
に放電制御用サイリスタ等価トランジスタをオン
させるようにし、直流電源が印加された時に充電
制御用サイリスタ等価トランジスタ回路をオンす
るとともに、直流電源が印加されなくなつた時に
放電制御用サイリスタ等価トランジスタ回路をオ
ンしてコンデンサの充放電々流によつて２安定リ
レーを反転駆動せしめて成るリレー駆動回路にお
いて、バイアス用抵抗とツエナダイオードとラム
ダ字形負性抵抗素子との直列回路よりなるバイア
ス回路を直流電源に並列接続するとともに、バイ
アス用抵抗の両端電圧を充電制御用のSCR等価
トランジスタ回路の制御端に印加せしめ、ツエナ
ダイオードのツエナ電圧とラムダ形負性抵抗素子
のバレー電圧との和よりも直流電源電圧を高く設
定したものであり、ラムダ字形負性抵抗素子の特
性を利用してバイアス回路に流れるバイアス電流
を直流電源電圧の立上り時にのみパルス的に流す
ようにしているので、定常状態におけるバイアス
電流を殆んど零にすることができ、消費電力の低
減を図ることができるという効果がある。
第１図は従来例の回路図、第２図は同上の動作
説明図、第３図は本考案実施例の回路図、第４図
は同上の要部回路図、第５図ａ〜ｃおよび第６図
は同上の動作説明図である。 Ｌは励磁コイル、Ｃはコンデンサ、R1は抵抗、
Ｅは直流電源、SCR1，SCR2はサイリスタ等価ト
ランジスタ回路、ZDはツエナダイオード、RDは
ラムダ形負性抵抗素子である。
説明図、第３図は本考案実施例の回路図、第４図
は同上の要部回路図、第５図ａ〜ｃおよび第６図
は同上の動作説明図である。 Ｌは励磁コイル、Ｃはコンデンサ、R1は抵抗、
Ｅは直流電源、SCR1，SCR2はサイリスタ等価ト
ランジスタ回路、ZDはツエナダイオード、RDは
ラムダ形負性抵抗素子である。
Claims (1)
- ２安定リレーの励磁コイルとコンデンサとの直
列回路の両端に放電制御用サイリスタ等価トラン
ジスタ回路を並列接続し、上記直列回路にダイオ
ードと抵抗の並列回路よりなる放電制御用サイリ
スタ等価トランジスタ回路のトリガ回路および充
電制御用サイリスタ等価トランジスタ回路を介し
て直流電源を印加し、上記直列回路とトリガ回路
の直列回路にバイパス用抵抗を並列接続し、コン
デンサの充電電流がトリガ回路のダイオードを介
して流れたときに放電制御用サイリスタ等価トラ
ンジスタ回路をオフするとともに、コンデンサの
電荷がトリガ回路の抵抗およびバイパス用抵抗を
介して放電されたときに放電制御用サイリスタ等
価トランジスタをオンさせるようにし、直流電源
が印加された時に充電制御用サイリスタ等価トラ
ンジスタ回路をオンするとともに、直流電源が印
加されなくなつた時に放電制御用サイリスタ等価
トランジスタ回路をオンしてコンデンサの充放
電々流によつて２安定リレーを反転駆動せしめて
成るリレー駆動回路において、バイアス用抵抗と
ツエナダイオードとラムダ字形負性抵抗素子との
直列回路よりなるバイアス回路を直流電源に並列
接続するとともに、バイアス用抵抗の両端電圧を
充電制御用のサイリスタ等価トランジスタ回路の
制御端に印加せしめ、ツエナダイオードのツエナ
電圧とラムダ字形負性抵抗素子のバレー電圧との
和よりも直流電圧を高く設定して成るリレー駆動
回路。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13211378U JPS6343793Y2 (ja) | 1978-09-25 | 1978-09-25 | |
| AT0745678A AT378090B (de) | 1977-10-24 | 1978-10-17 | Schaltungsanordnung zur ansteuerung eines bistabilen relais |
| GB7841510A GB2009549B (en) | 1977-10-24 | 1978-10-23 | Bistable relay control arrangement |
| YU246978A YU42648B (en) | 1977-10-24 | 1978-10-23 | Circuit for controlling a bistable relay |
| CH1094078A CH635210A5 (de) | 1977-10-24 | 1978-10-23 | Schaltungsanordnung zur ansteuerung eines bistabilen relais. |
| IT7829037A IT1160004B (it) | 1977-10-24 | 1978-10-24 | Dispositivo di commutazione per il comando di un rele' bistabile |
| AU41011/78A AU526699B2 (en) | 1977-10-24 | 1978-10-24 | Bistable relay control circuit |
| DE19792907673 DE2907673A1 (de) | 1977-10-24 | 1979-02-27 | Schaltungsanordnung zur ansteuerung eines bistabilen relais |
| CA000329721A CA1135395A (en) | 1978-06-15 | 1979-06-14 | Circuit arrangements for the control of a bistable relay |
| US06/048,890 US4271450A (en) | 1978-06-15 | 1979-06-15 | Circuit arrangements for the control of a bistable relay |
| CA000397014A CA1137614A (en) | 1978-06-15 | 1982-02-24 | Circuit arrangements for the control of a bistable relay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13211378U JPS6343793Y2 (ja) | 1978-09-25 | 1978-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5548665U JPS5548665U (ja) | 1980-03-29 |
| JPS6343793Y2 true JPS6343793Y2 (ja) | 1988-11-15 |
Family
ID=29099334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13211378U Expired JPS6343793Y2 (ja) | 1977-10-24 | 1978-09-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343793Y2 (ja) |
-
1978
- 1978-09-25 JP JP13211378U patent/JPS6343793Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5548665U (ja) | 1980-03-29 |
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