JPS6311905Y2 - - Google Patents
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- Publication number
- JPS6311905Y2 JPS6311905Y2 JP14680981U JP14680981U JPS6311905Y2 JP S6311905 Y2 JPS6311905 Y2 JP S6311905Y2 JP 14680981 U JP14680981 U JP 14680981U JP 14680981 U JP14680981 U JP 14680981U JP S6311905 Y2 JPS6311905 Y2 JP S6311905Y2
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- JP
- Japan
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- transistor
- chopper
- comparator
- base current
- turned
- Prior art date
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- 230000007704 transition Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004804 winding Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Description
【考案の詳細な説明】
本考案はトランジスタチヨツパ装置に係り、特
にパワートランジスタのスイツチング動作におい
て、最適なベース電流を供給するようにしたトラ
ンジスタチヨツパのベース電流制御装置に関す
る。
にパワートランジスタのスイツチング動作におい
て、最適なベース電流を供給するようにしたトラ
ンジスタチヨツパのベース電流制御装置に関す
る。
従来の直流電動機を制御するトランジスタチヨ
ツパ装置におけるベース電流駆動方法としては、
第1図に示すような方法が用いられている。第1
図で、1は界磁巻線1aを有する直流電動機、2
はトランジスタ3を有するトランジスタチヨツ
パ、4はフライホイールダイオード、5はバツテ
リ等の直流電源、6はドライブトランジスタ、7
は電流制御抵抗、8は導通率制御回路である。
ツパ装置におけるベース電流駆動方法としては、
第1図に示すような方法が用いられている。第1
図で、1は界磁巻線1aを有する直流電動機、2
はトランジスタ3を有するトランジスタチヨツ
パ、4はフライホイールダイオード、5はバツテ
リ等の直流電源、6はドライブトランジスタ、7
は電流制御抵抗、8は導通率制御回路である。
上記構成の装置によれば、導通率制御回路8か
ら発生するオン,オフ信号によりドライブ用トラ
ンジスタ6を動作させる。ドライブ用トランジス
タ6がオンの場合には、電源5より電流制限抵抗
7の抵抗値で制限されるベース電流がトランジス
タチヨツパ2に供給されてチヨツパ2はオンにな
り、電源5より直巻界磁巻線1a,電動機1,ト
ランジスタチヨツパ2の経路を通り電流が流れ電
動機1は回転する。導通率制御回路8よりオフ信
号が発生するとドライブトランジスタ6がオフ
し、トランジスタチヨツパ2はオフする。電動機
電流はバツテリ5からの供給が停止され、界磁巻
線1aと電動機1,ダイオード4の閉回路で流れ
減衰する。
ら発生するオン,オフ信号によりドライブ用トラ
ンジスタ6を動作させる。ドライブ用トランジス
タ6がオンの場合には、電源5より電流制限抵抗
7の抵抗値で制限されるベース電流がトランジス
タチヨツパ2に供給されてチヨツパ2はオンにな
り、電源5より直巻界磁巻線1a,電動機1,ト
ランジスタチヨツパ2の経路を通り電流が流れ電
動機1は回転する。導通率制御回路8よりオフ信
号が発生するとドライブトランジスタ6がオフ
し、トランジスタチヨツパ2はオフする。電動機
電流はバツテリ5からの供給が停止され、界磁巻
線1aと電動機1,ダイオード4の閉回路で流れ
減衰する。
電動機1はトランジスタチヨツパ2のオン期間
の比を制御することにより速度制御が行われる。
このようなトランジスタチヨツパにおいては、最
大負荷状態でチヨツパ2のトランジスタ3のコレ
クタ・エミツタ間電圧を十分飽和させるに必要な
ベース電流IBを流している。一方、軽負荷時にも
同様な電流が流れるため電流制限抵抗7やドライ
ブトランジスタ6の損失が大きくなる問題があつ
た。
の比を制御することにより速度制御が行われる。
このようなトランジスタチヨツパにおいては、最
大負荷状態でチヨツパ2のトランジスタ3のコレ
クタ・エミツタ間電圧を十分飽和させるに必要な
ベース電流IBを流している。一方、軽負荷時にも
同様な電流が流れるため電流制限抵抗7やドライ
ブトランジスタ6の損失が大きくなる問題があつ
た。
改良された従来装置として、本願出願人は第2
図に示すように、スイツチング素子91,92,…
9oと電流制限抵抗101,102,…10oの夫々
の直列回路を並列接続してなるスイツチ回路を設
け、トランジスタチヨツパ2の電流に応じてスイ
ツチング素子91〜9oの選択的オン・オフ制御す
るスイツチング制御回路11を設けることによ
り、軽負荷から重負荷に渡つて適切なるベース電
流IBを供給する装置を既に提案している(特願昭
55−122881号)。
図に示すように、スイツチング素子91,92,…
9oと電流制限抵抗101,102,…10oの夫々
の直列回路を並列接続してなるスイツチ回路を設
け、トランジスタチヨツパ2の電流に応じてスイ
ツチング素子91〜9oの選択的オン・オフ制御す
るスイツチング制御回路11を設けることによ
り、軽負荷から重負荷に渡つて適切なるベース電
流IBを供給する装置を既に提案している(特願昭
55−122881号)。
このドライブ方法において、スイツチング制御
回路11はチヨツパ2の電流変化をアナログコン
パレータ11Aによる比較で検出してデコード出
力を得るが、チヨツパ2の電流変化に早い応答性
を得ようとすると、導通率制御回路8によるトラ
ンジスタチヨツパ2のオンオフ制御過渡状態でス
イツチ素子動作遅れに伴うスパイク状ベース電流
変化を生じ、トランジスタ3,91〜9oのスイツ
チングロス増大の問題があつた。
回路11はチヨツパ2の電流変化をアナログコン
パレータ11Aによる比較で検出してデコード出
力を得るが、チヨツパ2の電流変化に早い応答性
を得ようとすると、導通率制御回路8によるトラ
ンジスタチヨツパ2のオンオフ制御過渡状態でス
イツチ素子動作遅れに伴うスパイク状ベース電流
変化を生じ、トランジスタ3,91〜9oのスイツ
チングロス増大の問題があつた。
本考案の目的は上記問題点を解消したベース電
流制御装置を提供するにある。
流制御装置を提供するにある。
第3図は本考案の一実施例を示し、2レベルの
ベース電流制御の場合である。トランジスタ3A
と3Bのダーリントン回路を持つトランジスタチ
ヨツパ2へのベース電流供給はスイツチ素子とし
てのトランジスタ121,122のオン・オフ制御
でなされ、そのベース電流は電流制限抵抗131,
132で設定される。トランジスタ121は導通率
制御回路8によつてオン・オフ制御されるトラン
ジスタ14によつてオン・オフ制御され、同様に
トランジスタ122はダイオード15を通してト
ランジスタ14によりオン・オフ制御される。ト
ランジスタ122はトランジスタ16のオンによ
つて強制オフ制御され、このトランジスタ16の
オンはコンパレータ17のハイレベル出力によつ
てなされる。コンパレータ17は演算抵抗R1,
R2によつてヒステリシス特性が持たされ、その
比較基準は抵抗R3,R4による分圧回路から与え
られ、比較入力はトランジスタチヨツパ2の制御
出力電圧にされる。
ベース電流制御の場合である。トランジスタ3A
と3Bのダーリントン回路を持つトランジスタチ
ヨツパ2へのベース電流供給はスイツチ素子とし
てのトランジスタ121,122のオン・オフ制御
でなされ、そのベース電流は電流制限抵抗131,
132で設定される。トランジスタ121は導通率
制御回路8によつてオン・オフ制御されるトラン
ジスタ14によつてオン・オフ制御され、同様に
トランジスタ122はダイオード15を通してト
ランジスタ14によりオン・オフ制御される。ト
ランジスタ122はトランジスタ16のオンによ
つて強制オフ制御され、このトランジスタ16の
オンはコンパレータ17のハイレベル出力によつ
てなされる。コンパレータ17は演算抵抗R1,
R2によつてヒステリシス特性が持たされ、その
比較基準は抵抗R3,R4による分圧回路から与え
られ、比較入力はトランジスタチヨツパ2の制御
出力電圧にされる。
コンパレータ17の比較点入力端子にはコンパ
レータ18の正極性出力が与えられ、トランジス
タチヨツパ2のオフからオンへの過渡期遅れにお
けるコンパレータ17の出力反転を防止する。即
ち、コンパレータ18は比較基準に抵抗R5,R6
による分圧回路を持ち、比較入力に抵抗R7とコ
ンデンサC1の時定数回路と該コンデンサC1をト
ランジスタチヨツパ2のオフ制御期間中に放電さ
せておくための抵抗R8とダイオードD1の放電回
路を具える。そして、コンパレータ18はトラン
ジスタチヨツパ2のオフ制御期間中にはトランジ
スタ14がオンにあつて抵抗R8とダイオードD1
を通した放電でコンデンサC1の電位が比較基準
よりも低く、出力がハイレベルにあつてコンパレ
ータ17を強制ハイレベル出力にし、トランジス
タチヨツパ2のオフからオンへの切換えに際しコ
ンデンサC1が抵抗R7を通して充電される時間だ
け遅れて該コンパレータ18の出力反転でコンパ
レータ17の正規の比較動作に入る。
レータ18の正極性出力が与えられ、トランジス
タチヨツパ2のオフからオンへの過渡期遅れにお
けるコンパレータ17の出力反転を防止する。即
ち、コンパレータ18は比較基準に抵抗R5,R6
による分圧回路を持ち、比較入力に抵抗R7とコ
ンデンサC1の時定数回路と該コンデンサC1をト
ランジスタチヨツパ2のオフ制御期間中に放電さ
せておくための抵抗R8とダイオードD1の放電回
路を具える。そして、コンパレータ18はトラン
ジスタチヨツパ2のオフ制御期間中にはトランジ
スタ14がオンにあつて抵抗R8とダイオードD1
を通した放電でコンデンサC1の電位が比較基準
よりも低く、出力がハイレベルにあつてコンパレ
ータ17を強制ハイレベル出力にし、トランジス
タチヨツパ2のオフからオンへの切換えに際しコ
ンデンサC1が抵抗R7を通して充電される時間だ
け遅れて該コンパレータ18の出力反転でコンパ
レータ17の正規の比較動作に入る。
こうした構成のベース電流制御装置によれば、
トランジスタチヨツパ2のベース電流は軽負荷時
には該チヨツパ2のオン電圧が低くコンパレータ
17の出力がハイレベルにあつてトランジス16
をオン状態に保持し、トランジスタ14のオフに
対してトランジスタ121のみがオン制御されて
抵抗131を通した低レベルのベース電流となる。
一方、重負荷時には、トランジスタチヨツパ2の
オン電圧が高く、コンパレータ17の出力反転に
よつてトランジスタ16がオフし、トランジスタ
14のオフに対してトランジスタ121,122の
両方がオン制御されて抵抗131,132の両方を
通した高レベルのベース電流供給がなされる。
トランジスタチヨツパ2のベース電流は軽負荷時
には該チヨツパ2のオン電圧が低くコンパレータ
17の出力がハイレベルにあつてトランジス16
をオン状態に保持し、トランジスタ14のオフに
対してトランジスタ121のみがオン制御されて
抵抗131を通した低レベルのベース電流となる。
一方、重負荷時には、トランジスタチヨツパ2の
オン電圧が高く、コンパレータ17の出力反転に
よつてトランジスタ16がオフし、トランジスタ
14のオフに対してトランジスタ121,122の
両方がオン制御されて抵抗131,132の両方を
通した高レベルのベース電流供給がなされる。
ここで、トランジスタ122がオンする前後の
トランジスタチヨツパ2の出力電圧(コレクタ電
圧)Vcとコンパレータ17の基準電圧との関係
は、第4図aに示すように、トランジスタ122
がオンする前にはコンパレータ17の基準電圧が
VHの高いレベルにあり、コンパレータ17の出
力反転でトランジスタ122がオンしたときtpoに
は電圧Vcの低下したレベルよりもコンパレータ
17の基準電圧が低いレベルVLに変化するよう
抵抗R1とR2によるヒステリシス幅が設計され、
コンパレータ17の再反転を防止してトランジス
タチヨツパ2の確実なベース電流切換がなされ
る。この電流切換えは負荷の軽減によるトランジ
スタチヨツパ2の電圧Vcの低下に際してのトラ
ンジスタ122のオフ時にも同様になる。
トランジスタチヨツパ2の出力電圧(コレクタ電
圧)Vcとコンパレータ17の基準電圧との関係
は、第4図aに示すように、トランジスタ122
がオンする前にはコンパレータ17の基準電圧が
VHの高いレベルにあり、コンパレータ17の出
力反転でトランジスタ122がオンしたときtpoに
は電圧Vcの低下したレベルよりもコンパレータ
17の基準電圧が低いレベルVLに変化するよう
抵抗R1とR2によるヒステリシス幅が設計され、
コンパレータ17の再反転を防止してトランジス
タチヨツパ2の確実なベース電流切換がなされ
る。この電流切換えは負荷の軽減によるトランジ
スタチヨツパ2の電圧Vcの低下に際してのトラ
ンジスタ122のオフ時にも同様になる。
次に、導通率制御回路8により制御されるトラ
ンジスタ14のオンからオフへの切換えにおい
て、第4図bに示すように、トランジスタ14が
オフになつてトランジスタチヨツパ2がオンにな
るまでの極く短いトランジスタ動作遅れ時間に
は、トランジスタチヨツパ2の高い電圧でコンパ
レータ17のローレベル出力でトランジスタ12
2がオンしないようコンパレータ18によりコン
パレータ17の基準電圧を高めておく。この動作
遅れ時間TDはトランジスタ14のオンからオフ
に切換わるときから抵抗R7を通したコンデンサ
C1の充電時間で設定し、その充電時間だけコン
パレータ18のハイレベル出力期間を延長してお
き、コンパレータ17の反転動作を抑止する。
ンジスタ14のオンからオフへの切換えにおい
て、第4図bに示すように、トランジスタ14が
オフになつてトランジスタチヨツパ2がオンにな
るまでの極く短いトランジスタ動作遅れ時間に
は、トランジスタチヨツパ2の高い電圧でコンパ
レータ17のローレベル出力でトランジスタ12
2がオンしないようコンパレータ18によりコン
パレータ17の基準電圧を高めておく。この動作
遅れ時間TDはトランジスタ14のオンからオフ
に切換わるときから抵抗R7を通したコンデンサ
C1の充電時間で設定し、その充電時間だけコン
パレータ18のハイレベル出力期間を延長してお
き、コンパレータ17の反転動作を抑止する。
以上のとおり、本考案によれば、トランジスタ
チヨツパのベース電流切換制御に、ヒステリシス
特性を有するコンパレータによりベース電流切換
を確実にし、時定数回路を持つコンパレータによ
り導通率制御におけるトランジスタ動作遅れによ
る誤動作を防止する効果がある。
チヨツパのベース電流切換制御に、ヒステリシス
特性を有するコンパレータによりベース電流切換
を確実にし、時定数回路を持つコンパレータによ
り導通率制御におけるトランジスタ動作遅れによ
る誤動作を防止する効果がある。
なお、実施例では2レベル切換制御回路を示す
が、これはコンパレータ17からトランジスタチ
ヨツパ2への増幅回路を複数段にすることで3レ
ベル以上の切換制御回路にできることは勿論であ
る。
が、これはコンパレータ17からトランジスタチ
ヨツパ2への増幅回路を複数段にすることで3レ
ベル以上の切換制御回路にできることは勿論であ
る。
第1図及び第2図は従来のベース電流制御装置
を示す回路図、第3図は本考案の一実施例を示す
回路図、第4図は第3図の動作を説明するための
波形図である。 1……直流電動機、2……トランジスタチヨツ
パ、8……導通率制御回路、17,18……コン
パレータ。
を示す回路図、第3図は本考案の一実施例を示す
回路図、第4図は第3図の動作を説明するための
波形図である。 1……直流電動機、2……トランジスタチヨツ
パ、8……導通率制御回路、17,18……コン
パレータ。
Claims (1)
- 電源から負荷に供給する電力をトランジスタチ
ヨツパを介して制御する装置において、前記チヨ
ツパのトランジスタベース電流を制御するドライ
ブトランジスタにスイツチング素子を並列接続
し、前記トランジスタチヨツパのオン時出力電圧
に応じて前記スイツチング素子を導通させるヒス
テリシス特性を有する第1のコンパレータを設
け、前記トランジスタチヨツパのオフからオン制
御の切換え過渡期間において前記第1のコンパレ
ータの反転動作を抑止する第2のコンパレータを
設けたことを特徴とするトランジスタチヨツパの
ベース電流制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14680981U JPS5851691U (ja) | 1981-10-02 | 1981-10-02 | トランジスタチヨツパのベ−ス電流制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14680981U JPS5851691U (ja) | 1981-10-02 | 1981-10-02 | トランジスタチヨツパのベ−ス電流制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5851691U JPS5851691U (ja) | 1983-04-07 |
JPS6311905Y2 true JPS6311905Y2 (ja) | 1988-04-06 |
Family
ID=29939693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14680981U Granted JPS5851691U (ja) | 1981-10-02 | 1981-10-02 | トランジスタチヨツパのベ−ス電流制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5851691U (ja) |
-
1981
- 1981-10-02 JP JP14680981U patent/JPS5851691U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5851691U (ja) | 1983-04-07 |
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