JPS6334958A - 半導体装置のパツケ−ジ - Google Patents
半導体装置のパツケ−ジInfo
- Publication number
- JPS6334958A JPS6334958A JP61179685A JP17968586A JPS6334958A JP S6334958 A JPS6334958 A JP S6334958A JP 61179685 A JP61179685 A JP 61179685A JP 17968586 A JP17968586 A JP 17968586A JP S6334958 A JPS6334958 A JP S6334958A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- sealing glass
- cap
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000005855 radiation Effects 0.000 claims description 3
- 239000003566 sealing material Substances 0.000 claims description 2
- 239000005394 sealing glass Substances 0.000 abstract description 13
- 239000000463 material Substances 0.000 abstract description 5
- 239000000919 ceramic Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 206010003402 Arthropod sting Diseases 0.000 abstract 1
- 230000001678 irradiating effect Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 5
- 230000005260 alpha ray Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置のパッケージ、特にチップを収納す
るパッケージの構造に関する。
るパッケージの構造に関する。
従来の半導体装置はメモリ、ゲートアレイ、マイクロ・
コンピュータなどのように機能が専用化されていた。し
かしながら最近では回路シュミレーション技術、微細加
工技術、プロセス技術などの発達による高密度化ととも
に機能の複合化が展開てれている。たとえば画揮用メモ
リやメモリ管理ユニット付マイクロ会コンビエータなど
の機能付メモリがある。特にメモリ管理ユニット付マイ
クロ・コンピュータにおいては入出力ビンと電源ビンの
総ビン数が７０ピン以上を有するので、そのパッケージ
はセラミック封止型のピン・グリッド・アレイケース（
以下ＰＧＡケースという。）を用いている。
コンピュータなどのように機能が専用化されていた。し
かしながら最近では回路シュミレーション技術、微細加
工技術、プロセス技術などの発達による高密度化ととも
に機能の複合化が展開てれている。たとえば画揮用メモ
リやメモリ管理ユニット付マイクロ会コンビエータなど
の機能付メモリがある。特にメモリ管理ユニット付マイ
クロ・コンピュータにおいては入出力ビンと電源ビンの
総ビン数が７０ピン以上を有するので、そのパッケージ
はセラミック封止型のピン・グリッド・アレイケース（
以下ＰＧＡケースという。）を用いている。
第３図は上記のような従来のパッケージの例？示す。同
図において基板２１とキャップ２８とが封止ガラス２６
によって接合されてチップ２２’に封入している。テッ
プ２２の入出力はワイヤ２４および基板２１の内部を経
てピン２５に通じている（図示していない。）。
図において基板２１とキャップ２８とが封止ガラス２６
によって接合されてチップ２２’に封入している。テッ
プ２２の入出力はワイヤ２４および基板２１の内部を経
てピン２５に通じている（図示していない。）。
しかしながらこのような機能付チップは通常メモリセル
を有するので、α線等の放射線による誤動作、いわゆる
ソフトエラーに対する技術的対策が必要である。すなわ
ち基板２１とキャップ２８との接合に使用する封止ガラ
ス２６に含まれる鉛やジルコンがα線を放出してソフト
エラーが引き起こされるという欠点がある。
を有するので、α線等の放射線による誤動作、いわゆる
ソフトエラーに対する技術的対策が必要である。すなわ
ち基板２１とキャップ２８との接合に使用する封止ガラ
ス２６に含まれる鉛やジルコンがα線を放出してソフト
エラーが引き起こされるという欠点がある。
６４にビットのスタテイ、り型メモリをもつ機能付メモ
リの場合、α線放出量が０００１□・ｈのとき信頼度１
０Ｆｉｔ程度で十分に信頼度は高い状態である。しかし
ながら上述のＰＧＡケースの場合には封止カラスのα線
放出量は２α／ｃｘ −ｈ程度であり、信頼度目標５０
Ｆｉｔをはるかに超えて１０．０００〜２０．０００
Ｆｉ ｔになυ、もはや実用化は困難である。
リの場合、α線放出量が０００１□・ｈのとき信頼度１
０Ｆｉｔ程度で十分に信頼度は高い状態である。しかし
ながら上述のＰＧＡケースの場合には封止カラスのα線
放出量は２α／ｃｘ −ｈ程度であり、信頼度目標５０
Ｆｉｔをはるかに超えて１０．０００〜２０．０００
Ｆｉ ｔになυ、もはや実用化は困難である。
そして、封止ガラスの低α線化は現在の製造技術におい
ては２ ａ／ｃｎ＋・ｈ以下の実現は成されていない。
ては２ ａ／ｃｎ＋・ｈ以下の実現は成されていない。
上述した従来のＰＧＡケースでは、主たるα線放出材料
である封止ガラス２６から放出されたα線がチップ２２
の表面に入射されるが、本発明はチップ表面に入射され
ず、しかも封止時にキャップ２８の位置決めが容易に行
われる構造を有する。
である封止ガラス２６から放出されたα線がチップ２２
の表面に入射されるが、本発明はチップ表面に入射され
ず、しかも封止時にキャップ２８の位置決めが容易に行
われる構造を有する。
本発明のパッケージは、半導体集積回路のチップを取付
ける基板と前記基板に接合して前記チップを封入するキ
ャップとを有する半導体装置のパッケージにおいて、前
記キャップが接合する前記基板の接合部に凹部を具備し
、前記基板と前記キャップとを接合する封止材が放出す
る放射線が前記チップを照射することを防止するように
して構成される。
ける基板と前記基板に接合して前記チップを封入するキ
ャップとを有する半導体装置のパッケージにおいて、前
記キャップが接合する前記基板の接合部に凹部を具備し
、前記基板と前記キャップとを接合する封止材が放出す
る放射線が前記チップを照射することを防止するように
して構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を示す断面図である。同
図においてチップ収納基板１１はセラミックから形成さ
れており、中央部にチップ１２を収納している。チップ
１２はステッチ（見えない。）とワイヤ１４で接続され
てビン１５に導通している。封止ガラス１６は基板１１
の凹部１７に埋め込まれるように形成されるので、放出
されるα線はチップ１２の表面に入射することを防止で
きる。
図においてチップ収納基板１１はセラミックから形成さ
れており、中央部にチップ１２を収納している。チップ
１２はステッチ（見えない。）とワイヤ１４で接続され
てビン１５に導通している。封止ガラス１６は基板１１
の凹部１７に埋め込まれるように形成されるので、放出
されるα線はチップ１２の表面に入射することを防止で
きる。
第２図は本発明の第２の実施例を示す断１図でおる。基
板１１ａの周辺部に設けた凹部１７ａの形状は溝形折回
であり、キャップ１８ａとの位置合せ精度を高めるよう
にしている。この場合も封止ガラス１６ａが放出するα
線がチップ１２ａに入射することを防止できる。
板１１ａの周辺部に設けた凹部１７ａの形状は溝形折回
であり、キャップ１８ａとの位置合せ精度を高めるよう
にしている。この場合も封止ガラス１６ａが放出するα
線がチップ１２ａに入射することを防止できる。
以上説明したように本発明はセラビック基板の周辺部に
凹部を設け、それに封止ガラス分埋め込むことによって
、封止ガラスが放出したα線がチップに入射することな
く、したがって信頼度１０Ｆｉｔ程展の半導体集積回路
装置を実現できるという効果がめる。
凹部を設け、それに封止ガラス分埋め込むことによって
、封止ガラスが放出したα線がチップに入射することな
く、したがって信頼度１０Ｆｉｔ程展の半導体集積回路
装置を実現できるという効果がめる。
第１図は本発明の第一の実施例を示すｖｆｒＩＸＩ図、
第２図は第二の実施例を示す断面図、第３図は従来例を
示す断面図である。 １１・・・・・・基板、１２・・・・・・チップ、１４
・・・・・・ワイヤ、１５・・・・・・ビン、１６・・
・・・・封止ガラス、１７・・・・・・凹部、１８・・
・・・・キャップ。 代理人 弁理士 内 原 音 第 ｌ 図 ｆｆ−−一淋釈 １２−°−伊ツフ゛ １４−−− ワイヤ Ｉ５−ｍ−ビン ／乙−ｊ十止ガ〜う又 １７− 凹部 ／３・−キギッフ゛ 第 ２１！ｌ 第 ３ 回
第２図は第二の実施例を示す断面図、第３図は従来例を
示す断面図である。 １１・・・・・・基板、１２・・・・・・チップ、１４
・・・・・・ワイヤ、１５・・・・・・ビン、１６・・
・・・・封止ガラス、１７・・・・・・凹部、１８・・
・・・・キャップ。 代理人 弁理士 内 原 音 第 ｌ 図 ｆｆ−−一淋釈 １２−°−伊ツフ゛ １４−−− ワイヤ Ｉ５−ｍ−ビン ／乙−ｊ十止ガ〜う又 １７− 凹部 ／３・−キギッフ゛ 第 ２１！ｌ 第 ３ 回
Claims (1)
- 半導体集積回路のチップを取付ける基板と前記基板に接
合して前記チップを封入するキャップとを有する半導体
装置のパッケージにおいて、前記キャップが接合する前
記基板の接合部に凹部を具備し、前記基板と前記キャッ
プとを接合する封止材が放出する放射線が前記チップを
照射することを防止したことを特徴とする半導体装置の
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179685A JPS6334958A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置のパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179685A JPS6334958A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置のパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334958A true JPS6334958A (ja) | 1988-02-15 |
Family
ID=16070079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179685A Pending JPS6334958A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置のパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0396045U (ja) * | 1990-01-23 | 1991-10-01 | ||
| JP2016069265A (ja) * | 2014-09-29 | 2016-05-09 | 日本碍子株式会社 | 筐体を構成するセラミックス製のパッケージ部材とセラミックス製の蓋部材とを接合するための接合方法 |
-
1986
- 1986-07-29 JP JP61179685A patent/JPS6334958A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0396045U (ja) * | 1990-01-23 | 1991-10-01 | ||
| JP2016069265A (ja) * | 2014-09-29 | 2016-05-09 | 日本碍子株式会社 | 筐体を構成するセラミックス製のパッケージ部材とセラミックス製の蓋部材とを接合するための接合方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7211883B2 (en) | Semiconductor chip package | |
| CN1819187A (zh) | 半导体装置及胶囊型半导体封装 | |
| JPH11345905A (ja) | 半導体装置 | |
| JPH08111433A (ja) | 半導体装置及び半導体装置製造用テープ | |
| JP2001267488A (ja) | 半導体装置 | |
| US7915742B2 (en) | Determining the placement of semiconductor components on an integrated circuit | |
| US6281578B1 (en) | Multi-chip module package structure | |
| JP2000269555A (ja) | 表面実装型発光ダイオード及びその製造方法 | |
| JPH026192A (ja) | パーソナルデータカード及びこの製造方法 | |
| KR100435978B1 (ko) | 반도체장치 | |
| JPS6148265B2 (ja) | ||
| JPS6278856A (ja) | 半導体装置 | |
| JPS6334958A (ja) | 半導体装置のパツケ−ジ | |
| US6998692B2 (en) | IC package with an integrated power source | |
| US7009301B2 (en) | Semiconductor package with a heat spreader | |
| JP2003229533A (ja) | 半導体装置とその製造方法 | |
| TWM628856U (zh) | 光學感測器封裝組件 | |
| CN208706680U (zh) | Led封装结构 | |
| CN102024389B (zh) | Led显示板及led显示器 | |
| JP2798630B2 (ja) | 樹脂封止型半導体装置 | |
| JPS62131555A (ja) | 半導体集積回路装置 | |
| JPS6276753A (ja) | 半導体装置およびその製造方法 | |
| JPS6028139Y2 (ja) | 半導体装置 | |
| JPH0629455A (ja) | 半導体パッケージ | |
| JPH04219966A (ja) | 半導体素子 |