JPH0629455A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0629455A JPH0629455A JP18427192A JP18427192A JPH0629455A JP H0629455 A JPH0629455 A JP H0629455A JP 18427192 A JP18427192 A JP 18427192A JP 18427192 A JP18427192 A JP 18427192A JP H0629455 A JPH0629455 A JP H0629455A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】
【目的】 組立工数とワイヤコストを大幅に削減するた
め、機械的接続方式を一切行なわずに、外部との信号の
授受や電源の供給を無接触状態で行う。 【構成】 半導体パッケージ基体２０と、そのパッケー
ジ基体２０内に搭載される半導体チップ２１と、その半
導体チップ２１表面に形成されるパッド電極としての第
１の発光・受光素子２３，２２と、パッケージ蓋体３０
に発光・受光素子２３，２２に対応するように形成され
る、外部導出電極としての第２の発光・受光素子３１，
３２と、第１の発光・受光素子２３，２２と第２の発光
・受光素子３１，３２間が微小な間隔で配置され、第１
の発光・受光素子２３，２２と第２の発光・受光素子３
１，３２間を封止する透光性樹脂３４を設ける。
め、機械的接続方式を一切行なわずに、外部との信号の
授受や電源の供給を無接触状態で行う。 【構成】 半導体パッケージ基体２０と、そのパッケー
ジ基体２０内に搭載される半導体チップ２１と、その半
導体チップ２１表面に形成されるパッド電極としての第
１の発光・受光素子２３，２２と、パッケージ蓋体３０
に発光・受光素子２３，２２に対応するように形成され
る、外部導出電極としての第２の発光・受光素子３１，
３２と、第１の発光・受光素子２３，２２と第２の発光
・受光素子３１，３２間が微小な間隔で配置され、第１
の発光・受光素子２３，２２と第２の発光・受光素子３
１，３２間を封止する透光性樹脂３４を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを内蔵す
る半導体パッケージに関するものである。
る半導体パッケージに関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図４はかかる
従来の半導体パッケージのアセンブリ工程を示すフロ
ー、図５はその半導体パッケージの一部破断斜視図、図
６はその半導体パッケージの断面図、図７はその半導体
パッケージのワイヤボンディング状態を示す平面図、図
８はそのボンディングパッド部の拡大斜視図である。
例えば、以下に示すようなものがあった。図４はかかる
従来の半導体パッケージのアセンブリ工程を示すフロ
ー、図５はその半導体パッケージの一部破断斜視図、図
６はその半導体パッケージの断面図、図７はその半導体
パッケージのワイヤボンディング状態を示す平面図、図
８はそのボンディングパッド部の拡大斜視図である。
【０００３】図４に示すように、（１）まず、プロービ
ング完了品としてのウエハを用意し、（２）そのウエハ
をスクライビングにより個片半導体チップに分割し、
（３）ダイス（チップ）の選別を行い、（４）その選別
されたダイスをリードフレームに接着する、つまりダイ
スボンディングを行う。次に、（５）ダイス（半導体チ
ップ）とインナーリード部分との配線、つまりワイヤ・
ボンデイングを行う。（６）ワイヤの選別を行い、
（７）ダイス、ワイヤ等を外部環境から保護するための
封止、つまりモールディングを行う。（８）ポストキュ
アを行い、（９）外部リード処理としてのはんだメッキ
を行う。
ング完了品としてのウエハを用意し、（２）そのウエハ
をスクライビングにより個片半導体チップに分割し、
（３）ダイス（チップ）の選別を行い、（４）その選別
されたダイスをリードフレームに接着する、つまりダイ
スボンディングを行う。次に、（５）ダイス（半導体チ
ップ）とインナーリード部分との配線、つまりワイヤ・
ボンデイングを行う。（６）ワイヤの選別を行い、
（７）ダイス、ワイヤ等を外部環境から保護するための
封止、つまりモールディングを行う。（８）ポストキュ
アを行い、（９）外部リード処理としてのはんだメッキ
を行う。
【０００４】次いで、（１０）リード加工、つまりリー
ドカット及び曲げ加工を行う。（１１）マーキング、つ
まり品名、ロット番号の捺印を行う。（１２）テスティ
ング、つまり電気的特性の選別を行う。（１３）最終的
な検査を行う。すなわち、ウエハを個片半導体チップ１
に分割し、図５に示すように、リードフレーム２にＡｇ
ペースト等を使用し接着する。その後、Ａｇペーストを
硬化させるためにオーブンに入れ加熱し、完全に接着さ
せる。次に、ワイヤ３（金線）を使用し、半導体チップ
１とリードフレームのインナーリード部分４を接続し、
半導体チップ１及びワイヤ３（金線）等を外部環境から
保護するために、樹脂５、ガラス又はメタルキャップ等
で封止を行い、リードフレームのアウターリード部分６
をそれぞれの形状に曲げ加工を行い、パッケージ表面に
インクやレーザ光線を使用し、マーキング（捺印）を行
い、電気的特性選別や最終的な検査を行い出荷される。
ドカット及び曲げ加工を行う。（１１）マーキング、つ
まり品名、ロット番号の捺印を行う。（１２）テスティ
ング、つまり電気的特性の選別を行う。（１３）最終的
な検査を行う。すなわち、ウエハを個片半導体チップ１
に分割し、図５に示すように、リードフレーム２にＡｇ
ペースト等を使用し接着する。その後、Ａｇペーストを
硬化させるためにオーブンに入れ加熱し、完全に接着さ
せる。次に、ワイヤ３（金線）を使用し、半導体チップ
１とリードフレームのインナーリード部分４を接続し、
半導体チップ１及びワイヤ３（金線）等を外部環境から
保護するために、樹脂５、ガラス又はメタルキャップ等
で封止を行い、リードフレームのアウターリード部分６
をそれぞれの形状に曲げ加工を行い、パッケージ表面に
インクやレーザ光線を使用し、マーキング（捺印）を行
い、電気的特性選別や最終的な検査を行い出荷される。
【０００５】
【発明が解決しようとする課題】しかしながら、前記ア
センブリ工程フローの中の「ワイヤボンディング工程」
において、ワイヤ３を半導体チップ１のボンディングパ
ッド７に接合する際、ボンディングスピードが速すぎた
り、衝撃荷重が大きすぎると、ボンディングパッド７下
面にクラックが入り、不良の原因となる「パッド下クラ
ック」が発生したり、ワイヤボンディングのプロセス条
件選定不良により、「金ボール直上断線」「金ボール剥
がれ」「ワイヤショート」等の不良も多々発生するとい
う問題もあった。
センブリ工程フローの中の「ワイヤボンディング工程」
において、ワイヤ３を半導体チップ１のボンディングパ
ッド７に接合する際、ボンディングスピードが速すぎた
り、衝撃荷重が大きすぎると、ボンディングパッド７下
面にクラックが入り、不良の原因となる「パッド下クラ
ック」が発生したり、ワイヤボンディングのプロセス条
件選定不良により、「金ボール直上断線」「金ボール剥
がれ」「ワイヤショート」等の不良も多々発生するとい
う問題もあった。
【０００６】また、超多ピン用の半導体チップ１１をワ
イヤボンディングする際、図７に示すように、２００本
近いワイヤ１４を、半導体チップ１１のボンディングパ
ッド１２と、リードフレームのインナーリード１３との
間に接続しなければならない。したがって、アセンブリ
工程内に占める工数の割合は大きなものとなる。しか
も、大容量化したゲートアレイ等の半導体チップ１１を
搭載しても、図７に示すように、ボンディングできるエ
リアは、チップ１１の周辺部に限定され、しかも、前記
「金ボール剥がれ」等の不良を防ぐために、最低限の金
ボール直径が必要であり、接合強度を保つために、図８
に示すように、金ボール１５間のショートやワイヤボン
ディング装置のボンディング位置精度等の問題から、小
パッケージ化する上でかなりの制約があった。
イヤボンディングする際、図７に示すように、２００本
近いワイヤ１４を、半導体チップ１１のボンディングパ
ッド１２と、リードフレームのインナーリード１３との
間に接続しなければならない。したがって、アセンブリ
工程内に占める工数の割合は大きなものとなる。しか
も、大容量化したゲートアレイ等の半導体チップ１１を
搭載しても、図７に示すように、ボンディングできるエ
リアは、チップ１１の周辺部に限定され、しかも、前記
「金ボール剥がれ」等の不良を防ぐために、最低限の金
ボール直径が必要であり、接合強度を保つために、図８
に示すように、金ボール１５間のショートやワイヤボン
ディング装置のボンディング位置精度等の問題から、小
パッケージ化する上でかなりの制約があった。
【０００７】本発明は、以上述べたワイヤボンディング
工程で発生する不良「パッド下クラック」「金ボール直
上断線」「金ボール剥がれ」「ワイヤショート」等の問
題を全て除去し、組立工数とワイヤコストを大幅に削減
するため、機械的接続方式を一切行なわずに外部との信
号の授受や電源の供給を無接触状態で行うことを可能と
した半導体チップを内蔵する半導体パッケージを提供す
ることを目的とする。
工程で発生する不良「パッド下クラック」「金ボール直
上断線」「金ボール剥がれ」「ワイヤショート」等の問
題を全て除去し、組立工数とワイヤコストを大幅に削減
するため、機械的接続方式を一切行なわずに外部との信
号の授受や電源の供給を無接触状態で行うことを可能と
した半導体チップを内蔵する半導体パッケージを提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体チップと外部電極端子間を無接触
で接続可能な半導体パッケージであって、パッケージ基
体と、該パッケージ基体内に搭載される半導体チップ
と、該半導体チップの表面に形成されるパッド電極とし
ての第１の発光・受光素子と、パッケージ蓋体に前記第
１の発光・受光素子に対応するように形成される外部導
出電極としての第２の発光・受光素子と、前記第１の発
光・受光素子と第２の発光・受光素子間が微小な間隔で
配置され、該第１の発光・受光素子と第２の発光・受光
素子間に封止される透光性樹脂を設けるようにしたもの
である。
成するために、半導体チップと外部電極端子間を無接触
で接続可能な半導体パッケージであって、パッケージ基
体と、該パッケージ基体内に搭載される半導体チップ
と、該半導体チップの表面に形成されるパッド電極とし
ての第１の発光・受光素子と、パッケージ蓋体に前記第
１の発光・受光素子に対応するように形成される外部導
出電極としての第２の発光・受光素子と、前記第１の発
光・受光素子と第２の発光・受光素子間が微小な間隔で
配置され、該第１の発光・受光素子と第２の発光・受光
素子間に封止される透光性樹脂を設けるようにしたもの
である。
【０００９】また、半導体チップと外部電極端子間を無
接触で接続可能な半導体パッケージであって、パッケー
ジ基体と、該パッケージ基体内に搭載される半導体チッ
プと、該半導体チップの表面に形成されるパッド電極と
しての第１の針状の突起型電極と、パッケージ蓋体に前
記第１の針状の突起電極に対応するように形成される外
部導出電極としての第２の針状の突起型電極と、前記第
１の針状の突起型電極と第２の針状の突起型電極間に設
定される微小な空隙を設けるようにしたものである。
接触で接続可能な半導体パッケージであって、パッケー
ジ基体と、該パッケージ基体内に搭載される半導体チッ
プと、該半導体チップの表面に形成されるパッド電極と
しての第１の針状の突起型電極と、パッケージ蓋体に前
記第１の針状の突起電極に対応するように形成される外
部導出電極としての第２の針状の突起型電極と、前記第
１の針状の突起型電極と第２の針状の突起型電極間に設
定される微小な空隙を設けるようにしたものである。
【００１０】更に、パッケージ蓋体に発光素子を、半導
体チップに太陽電池を対向配置して、電源の供給を可能
にする。
体チップに太陽電池を対向配置して、電源の供給を可能
にする。
【００１１】
【作用】本発明によれば、上記のように構成したので、
半導体パッケージにおいて、半導体チップと外部電極端
子間の信号の授受や電源の供給を無接触で行うことがで
きる。したがって、従来のように、ワイヤボンドによ
り、機械的接続を行う工程で発生していた各種不良要因
を全て除去することができ、信号の授受や電源の供給を
無接触により行うことができる。
半導体パッケージにおいて、半導体チップと外部電極端
子間の信号の授受や電源の供給を無接触で行うことがで
きる。したがって、従来のように、ワイヤボンドによ
り、機械的接続を行う工程で発生していた各種不良要因
を全て除去することができ、信号の授受や電源の供給を
無接触により行うことができる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体パッケージの断面図である。この図に示すよう
に、半導体パッケージ基体２０内に半導体チップ２１を
搭載し、その半導体チップ２１の上面には第１の受光素
子２２及び第１の発光素子２３を形成する。
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体パッケージの断面図である。この図に示すよう
に、半導体パッケージ基体２０内に半導体チップ２１を
搭載し、その半導体チップ２１の上面には第１の受光素
子２２及び第１の発光素子２３を形成する。
【００１３】一方、半導体パッケージ蓋体３０には前記
受光素子２２に対応する第２の発光素子３１及び前記発
光素子２３に対応する第２の受光素子３２を形成して、
それらの間に微小な間隔ｄ、例えば数μｍを設定する。
そこで、半導体チップ２１が搭載された半導体パッケー
ジ基体２０に半導体パッケージ蓋体３０が位置決めされ
て閉じられ、半導体パッケージ内に透光性樹脂３４を充
填し、半導体チップ２１を封止する。
受光素子２２に対応する第２の発光素子３１及び前記発
光素子２３に対応する第２の受光素子３２を形成して、
それらの間に微小な間隔ｄ、例えば数μｍを設定する。
そこで、半導体チップ２１が搭載された半導体パッケー
ジ基体２０に半導体パッケージ蓋体３０が位置決めされ
て閉じられ、半導体パッケージ内に透光性樹脂３４を充
填し、半導体チップ２１を封止する。
【００１４】更に、半導体チップ２１表面には太陽電池
２４が形成され、半導体パッケージ蓋体３０にはその太
陽電池２４に対応するように形成される第３の発光素子
３３を形成する。そこで、前記第３の発光素子３３から
の照射により、太陽電池２４に起電力を生じさせ、外部
から電源の供給を行う。以下、この半導体パッケージに
おける信号の授受及び電源の供給について図２を参照し
ながら説明する。
２４が形成され、半導体パッケージ蓋体３０にはその太
陽電池２４に対応するように形成される第３の発光素子
３３を形成する。そこで、前記第３の発光素子３３から
の照射により、太陽電池２４に起電力を生じさせ、外部
から電源の供給を行う。以下、この半導体パッケージに
おける信号の授受及び電源の供給について図２を参照し
ながら説明する。
【００１５】図２は本発明の第１の実施例を示す半導体
パッケージの具体的な動作を説明するための概略断面図
である。この図に示すように、半導体パッケージ基体４
０内には半導体チップ４１が搭載され、その半導体チッ
プ４１表面には信号の授受を行う第１の受光素子４２及
び第１の発光素子４３と、太陽電池４４が形成されてい
る。
パッケージの具体的な動作を説明するための概略断面図
である。この図に示すように、半導体パッケージ基体４
０内には半導体チップ４１が搭載され、その半導体チッ
プ４１表面には信号の授受を行う第１の受光素子４２及
び第１の発光素子４３と、太陽電池４４が形成されてい
る。
【００１６】一方、半導体パッケージ蓋体５０には、前
記第１の受光素子４２に対応して形成される第２の発光
素子５１、第１の発光素子４３に対応する第２の受光素
子５２、及び太陽電池４４を照射する第３の発光素子５
３が形成されている。そこで、第２の発光素子５１の発
光による入力信号が第１の受光素子４２で受けられ、内
部の半導体チップ４１内部のＩＣに送られる。また、そ
のＩＣからの出力信号は第１の発光素子４３から発光に
よる信号として、第２の受光素子５２により受けられ
る。
記第１の受光素子４２に対応して形成される第２の発光
素子５１、第１の発光素子４３に対応する第２の受光素
子５２、及び太陽電池４４を照射する第３の発光素子５
３が形成されている。そこで、第２の発光素子５１の発
光による入力信号が第１の受光素子４２で受けられ、内
部の半導体チップ４１内部のＩＣに送られる。また、そ
のＩＣからの出力信号は第１の発光素子４３から発光に
よる信号として、第２の受光素子５２により受けられ
る。
【００１７】また、第３の発光素子５３からの照射によ
り、太陽電池４４には起電力を生じ、ＩＣ駆動用の電源
となる。また、図示していないが、グラウンドラインに
ついても、半導体パッケージ蓋体に発光素子を、半導体
チップの表面に受光素子を形成して接続するようにす
る。
り、太陽電池４４には起電力を生じ、ＩＣ駆動用の電源
となる。また、図示していないが、グラウンドラインに
ついても、半導体パッケージ蓋体に発光素子を、半導体
チップの表面に受光素子を形成して接続するようにす
る。
【００１８】つまり、グランド（アース）は半導体チッ
プからダイパッド部に導通させる。グランド（アース用
受光素子）はシリコンにより、半導体チップを貫通して
おり、周囲を絶縁膜により完全に遮断されているので、
他の受光素子との電気的つながりは全くない。図３は本
発明の具体例を示す半導体チップの斜視図である。
プからダイパッド部に導通させる。グランド（アース用
受光素子）はシリコンにより、半導体チップを貫通して
おり、周囲を絶縁膜により完全に遮断されているので、
他の受光素子との電気的つながりは全くない。図３は本
発明の具体例を示す半導体チップの斜視図である。
【００１９】この図に示すように、半導体パッケージ基
体内に搭載される半導体チップ６０は、シリコン基板６
１、ＰＡＤ酸化膜６２、Ｓｉ3 Ｎ4 膜６３、保護膜６４
が順次積層され、その上面には入力信号を受信する第１
の複数の受光素子６５、出力信号を発信する複数の第１
の発光素子６６、及び電源供給に用いられる太陽電池６
７が形成される。更に、その半導体チップ６０の一隅に
は絶縁膜６８を介してアース用受光素子６９が形成され
る。
体内に搭載される半導体チップ６０は、シリコン基板６
１、ＰＡＤ酸化膜６２、Ｓｉ3 Ｎ4 膜６３、保護膜６４
が順次積層され、その上面には入力信号を受信する第１
の複数の受光素子６５、出力信号を発信する複数の第１
の発光素子６６、及び電源供給に用いられる太陽電池６
７が形成される。更に、その半導体チップ６０の一隅に
は絶縁膜６８を介してアース用受光素子６９が形成され
る。
【００２０】このように、半導体チップ６０に対して、
半導体チップに形成される信号を受信する複数の第１の
受光素子６５に対応して半導体パッケージ蓋体側に発光
素子を、半導体チップに形成される信号を発信する複数
の第２の発光素子６６に対応して半導体パッケージ蓋体
側に受光素子を、半導体チップに形成される太陽電池６
７に対応して半導体パッケージ蓋体側に発光素子を、そ
れぞれ形成する。
半導体チップに形成される信号を受信する複数の第１の
受光素子６５に対応して半導体パッケージ蓋体側に発光
素子を、半導体チップに形成される信号を発信する複数
の第２の発光素子６６に対応して半導体パッケージ蓋体
側に受光素子を、半導体チップに形成される太陽電池６
７に対応して半導体パッケージ蓋体側に発光素子を、そ
れぞれ形成する。
【００２１】そこで、前記したように外部からの入力信
号は半導体チップ内のＩＣへ送り、半導体チップ内のＩ
Ｃからの出力信号は外部へ送る。また、電源は、外部か
ら発光素子を介して、太陽電池６７で起電力を得て、半
導体チップ内のＩＣに供給する。図９は本発明の第２実
施例を示す半導体パッケージの断面図である。
号は半導体チップ内のＩＣへ送り、半導体チップ内のＩ
Ｃからの出力信号は外部へ送る。また、電源は、外部か
ら発光素子を介して、太陽電池６７で起電力を得て、半
導体チップ内のＩＣに供給する。図９は本発明の第２実
施例を示す半導体パッケージの断面図である。
【００２２】この図に示すように、半導体パッケージ基
体７０内に半導体チップ７１を搭載し、その半導体チッ
プ７１表面には第１の針状の突起型電極７２と針状の突
起型電極７３、及び太陽電池７４を形成する。一方、半
導体パッケージ蓋体８０には、前記第１の針状の突起型
電極７２に対応する外部信号を発信する第２の針状の突
起型電極８１、前記針状の突起型電極７３に対応する第
２の針状の突起型電極８２、及び前記太陽電池７４に光
を照射する第３の発光素子８３をそれぞれ形成する。
体７０内に半導体チップ７１を搭載し、その半導体チッ
プ７１表面には第１の針状の突起型電極７２と針状の突
起型電極７３、及び太陽電池７４を形成する。一方、半
導体パッケージ蓋体８０には、前記第１の針状の突起型
電極７２に対応する外部信号を発信する第２の針状の突
起型電極８１、前記針状の突起型電極７３に対応する第
２の針状の突起型電極８２、及び前記太陽電池７４に光
を照射する第３の発光素子８３をそれぞれ形成する。
【００２３】そして、第１の針状の突起型電極７２，７
３と第２の針状の突起型電極８１，８２の間に微小な空
隙ｄ、例えば数μｍを設定する。以下、この半導体パッ
ケージにおける信号の授受及び電源の供給について図１
０を参照しながら説明する。この図に示すように、半導
体パッケージ基体９０内には半導体チップ９１が搭載さ
れ、その半導体チップ９１表面には信号の授受を行う第
１の針状の突起型電極９２，９３と、太陽電池９４が形
成されている。
３と第２の針状の突起型電極８１，８２の間に微小な空
隙ｄ、例えば数μｍを設定する。以下、この半導体パッ
ケージにおける信号の授受及び電源の供給について図１
０を参照しながら説明する。この図に示すように、半導
体パッケージ基体９０内には半導体チップ９１が搭載さ
れ、その半導体チップ９１表面には信号の授受を行う第
１の針状の突起型電極９２，９３と、太陽電池９４が形
成されている。
【００２４】一方、半導体パッケージ蓋体１００には、
前記第１の針状の突起型電極９２に対応して形成される
第２の針状の突起型電極１０１及び１０２と、太陽電池
９４を照射する第３の発光素子１０３が形成されてい
る。そこで、第２の針状の突起型電極１０１にパルス状
の入力信号が印加され、その信号が数μｍの空隙を介し
て、第１の針状の突起型電極９２に送られる。また、第
１の発光素子９３にはパルス状の出力信号が印加され、
その信号が数μｍの空隙を介して第２の針状の突起型電
極１０２に送られる。
前記第１の針状の突起型電極９２に対応して形成される
第２の針状の突起型電極１０１及び１０２と、太陽電池
９４を照射する第３の発光素子１０３が形成されてい
る。そこで、第２の針状の突起型電極１０１にパルス状
の入力信号が印加され、その信号が数μｍの空隙を介し
て、第１の針状の突起型電極９２に送られる。また、第
１の発光素子９３にはパルス状の出力信号が印加され、
その信号が数μｍの空隙を介して第２の針状の突起型電
極１０２に送られる。
【００２５】また、第３の発光素子１０３からの照射に
より、太陽電池９４には起電力を生じ、ＩＣ駆動用の電
源となる。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、それらを本発明の範囲から排除するものではない。
より、太陽電池９４には起電力を生じ、ＩＣ駆動用の電
源となる。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、それらを本発明の範囲から排除するものではない。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来のように、ワイヤボンドにより、機械的接
続を行う工程で発生していた各種不良要因を全て除去す
ることができ、入出力信号の授受や電源の供給を無接触
により行うことができる。したがって、アセンブリ工程
の工数削減と、簡略化を図ることができる。
よれば、従来のように、ワイヤボンドにより、機械的接
続を行う工程で発生していた各種不良要因を全て除去す
ることができ、入出力信号の授受や電源の供給を無接触
により行うことができる。したがって、アセンブリ工程
の工数削減と、簡略化を図ることができる。
【００２７】また、ワイヤボンドを行わないので、イン
ナーリードとボンディングパッドの位置関係に制約がな
くなり、今まで半導体チップは周辺にのみボンディング
パッドを形成していたが、半導体チップ表面上の任意の
位置に形成することができるようになり、半導体チップ
の設計の自由度を増すことができる。
ナーリードとボンディングパッドの位置関係に制約がな
くなり、今まで半導体チップは周辺にのみボンディング
パッドを形成していたが、半導体チップ表面上の任意の
位置に形成することができるようになり、半導体チップ
の設計の自由度を増すことができる。
【図１】本発明の第１の実施例を示す半導体パッケージ
の断面図である。
の断面図である。
【図２】本発明の第１の実施例を示す半導体パッケージ
の具体的な動作を説明するための概略断面図である。
の具体的な動作を説明するための概略断面図である。
【図３】本発明の具体例を示す半導体チップの斜視図で
ある。
ある。
【図４】従来の半導体パッケージのアセンブリ工程を示
すフローを示す図である。
すフローを示す図である。
【図５】従来の半導体パッケージの一部破断斜視図であ
る。
る。
【図６】従来の半導体パッケージの断面図である。
【図７】従来の半導体パッケージのワイヤボンディング
状態を示す平面図である。
状態を示す平面図である。
【図８】従来の半導体パッケージのボンディングパッド
部の拡大斜視図である。
部の拡大斜視図である。
【図９】本発明の第２実施例を示す半導体パッケージの
断面図である。
断面図である。
【図１０】本発明の第２の実施例を示す半導体パッケー
ジの具体的な動作を説明するための概略断面図である。
ジの具体的な動作を説明するための概略断面図である。
２０，４０，７０，９０，１００ 半導体パッケージ
基体 ２１，４１，６０，７１，９１ 半導体チップ ２２，４２，６５ 第１の受光素子 ２３，４３，６６ 第１の発光素子 ２４，４４，６７，７４，９４ 太陽電池 ３０，５０，８０ 半導体パッケージ蓋体 ３１，５１ 第２の発光素子 ３２，５２ 第２の受光素子 ３３，５３，１０３ 第３の発光素子 ３４ 透光性樹脂 ６１ シリコン基板 ６２ ＰＡＤ酸化膜 ６３ Ｓｉ3 Ｎ4 膜 ６４ 保護膜 ６８ 絶縁膜 ６９ アース用受光素子 ７２，７３，９２，９３ 第１の針状の突起型電極 ８１，８２，１０１，１０２ 第２の針状の突起型電
極
基体 ２１，４１，６０，７１，９１ 半導体チップ ２２，４２，６５ 第１の受光素子 ２３，４３，６６ 第１の発光素子 ２４，４４，６７，７４，９４ 太陽電池 ３０，５０，８０ 半導体パッケージ蓋体 ３１，５１ 第２の発光素子 ３２，５２ 第２の受光素子 ３３，５３，１０３ 第３の発光素子 ３４ 透光性樹脂 ６１ シリコン基板 ６２ ＰＡＤ酸化膜 ６３ Ｓｉ3 Ｎ4 膜 ６４ 保護膜 ６８ 絶縁膜 ６９ アース用受光素子 ７２，７３，９２，９３ 第１の針状の突起型電極 ８１，８２，１０１，１０２ 第２の針状の突起型電
極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ｄ 8617−4Ｍ 31/12 Ｇ 7210−4Ｍ Ｈ０４Ｂ 10/02 // Ｈ０１Ｌ 21/66 Ｅ 7352−4Ｍ (72)発明者 本田 学 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (4)
- 【請求項１】 半導体チップと外部電極端子間を無接触
で接続可能な半導体パッケージであって、 （ａ）パッケージ基体と、 （ｂ）該パッケージ基体内に搭載される半導体チップ
と、 （ｃ）該半導体チップ表面に形成されるパッド電極とし
ての第１の発光・受光素子と、 （ｄ）パッケージ蓋体に前記第１の発光・受光素子に対
応するように形成される外部導出電極としての第２の発
光・受光素子と、 （ｅ）前記第１の発光・受光素子と第２の発光・受光素
子間が微小な間隔で配置され、該第１の発光・受光素子
と第２の発光・受光素子間に封止される透光性樹脂を具
備することを特徴とする半導体パッケージ。 - 【請求項２】 半導体チップと外部電極端子間を無接触
で接続可能な半導体パッケージであって、 （ａ）パッケージ基体と、 （ｂ）該パッケージ基体内に搭載される半導体チップ
と、 （ｃ）該半導体チップ表面に形成されるパッド電極とし
ての第１の発光・受光素子と、 （ｄ）パッケージ蓋体に前記第１の発光・受光素子に対
応するように形成される外部導出電極としての第２の発
光・受光素子と、 （ｅ）前記半導体チップ表面に形成される太陽電池と、 （ｆ）前記パッケージ蓋体に前記太陽電池に対応するよ
うに形成される第３の発光素子と、 （ｇ）前記第１の発光・受光素子及び太陽電池と、第２
の発光・受光素子及び第３の発光素子間が微小な間隔で
配置され、該第１の発光・受光素子及び太陽電池と、第
２の発光・受光素子及び第３の発光素子間に封止される
透光性樹脂を具備することを特徴とする半導体パッケー
ジ。 - 【請求項３】 半導体チップと外部電極端子間を無接触
で接続可能な半導体パッケージであって、 （ａ）パッケージ基体と、 （ｂ）該パッケージ基体内に搭載される半導体チップ
と、 （ｃ）該半導体チップの表面に形成されるパッド電極と
しての第１の針状の突起型電極と、 （ｄ）パッケージ蓋体に前記第１の針状の突起電極に対
応するように形成される外部導出電極としての第２の針
状の突起型電極と、 （ｅ）前記第１の針状の突起型電極と第２の針状の突起
型電極間に設定される微小な空隙を具備することを特徴
とする半導体パッケージ。 - 【請求項４】 半導体チップと外部電極端子間を無接触
で接続可能な半導体パッケージであって、 （ａ）パッケージ基体と、 （ｂ）該パッケージ基体内に搭載される半導体チップ
と、 （ｃ）該半導体チップの表面に形成されるパッド電極と
しての第１の針状の突起型電極と、 （ｄ）パッケージ蓋体に前記第１の針状の突起電極に対
応するように形成される外部導出電極としての第２の針
状の突起型電極と、 （ｅ）前記半導体チップ表面に形成される太陽電池と、 （ｆ）前記パッケージ蓋体に前記太陽電池に対応するよ
うに形成される発光素子と、 （ｇ）前記第１の針状の突起型電極と第２の針状の突起
型電極間、及び前記太陽電池と前記発光素子間に設定さ
れる微小な空隙を具備することを特徴とする半導体パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18427192A JPH0629455A (ja) | 1992-07-13 | 1992-07-13 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18427192A JPH0629455A (ja) | 1992-07-13 | 1992-07-13 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629455A true JPH0629455A (ja) | 1994-02-04 |
Family
ID=16150404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18427192A Withdrawn JPH0629455A (ja) | 1992-07-13 | 1992-07-13 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629455A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1808297A2 (en) * | 2000-04-14 | 2007-07-18 | Canon Kabushiki Kaisha | Semiconductor device, ink tank provided with such semiconductor device, ink jet cartridge, ink jet recording apparatus, method for manufacturing such semiconductor device, and communication system, method for controlling pressure, memory for controlling pressure, memory element, security system of ink jet recording apparatus |
| US7759753B2 (en) | 2008-02-13 | 2010-07-20 | Freescale Semiconductor, Inc. | Integrated circuit die, integrated circuit package, and packaging method |
| WO2019131164A1 (ja) * | 2017-12-25 | 2019-07-04 | 株式会社エンプラス | 電気部品用ソケット |
| WO2022264980A1 (ja) * | 2021-06-14 | 2022-12-22 | ローム株式会社 | 絶縁モジュール |
-
1992
- 1992-07-13 JP JP18427192A patent/JPH0629455A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1808297A2 (en) * | 2000-04-14 | 2007-07-18 | Canon Kabushiki Kaisha | Semiconductor device, ink tank provided with such semiconductor device, ink jet cartridge, ink jet recording apparatus, method for manufacturing such semiconductor device, and communication system, method for controlling pressure, memory for controlling pressure, memory element, security system of ink jet recording apparatus |
| EP1808297A3 (en) * | 2000-04-14 | 2008-03-19 | Canon Kabushiki Kaisha | Semiconductor device, ink tank provided with such semiconductor device, ink jet cartridge, ink jet recording apparatus, method for manufacturing such semiconductor device, and communication system, method for controlling pressure, memory for controlling pressure, memory element, security system of ink jet recording apparatus |
| US7759753B2 (en) | 2008-02-13 | 2010-07-20 | Freescale Semiconductor, Inc. | Integrated circuit die, integrated circuit package, and packaging method |
| WO2019131164A1 (ja) * | 2017-12-25 | 2019-07-04 | 株式会社エンプラス | 電気部品用ソケット |
| JP2019114481A (ja) * | 2017-12-25 | 2019-07-11 | 株式会社エンプラス | 電気部品用ソケット |
| WO2022264980A1 (ja) * | 2021-06-14 | 2022-12-22 | ローム株式会社 | 絶縁モジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |