JPS6334268Y2 - - Google Patents
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- JPS6334268Y2 JPS6334268Y2 JP1981179740U JP17974081U JPS6334268Y2 JP S6334268 Y2 JPS6334268 Y2 JP S6334268Y2 JP 1981179740 U JP1981179740 U JP 1981179740U JP 17974081 U JP17974081 U JP 17974081U JP S6334268 Y2 JPS6334268 Y2 JP S6334268Y2
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- H01—ELECTRIC ELEMENTS
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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-
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- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】
この考案は、半導体装置の製造工程中で、pn
接合を形成したペレツトを基板へ固着したり、固
着後ワイヤボンデイングを行つたりする際のペレ
ツト位置決め検出のためのペレツトの改善に関す
るものである。
接合を形成したペレツトを基板へ固着したり、固
着後ワイヤボンデイングを行つたりする際のペレ
ツト位置決め検出のためのペレツトの改善に関す
るものである。
最近半導体装置の製造工程においては、各種組
立て作業の自動化が著しく促進されつつある。特
にウエーハを加工して素子を形成して、各々の細
片化したペレツトを一般に放熱板兼用とする基板
へ半田付けするペレツトマウント工程や、その後
のワイヤボンデイング工程においては、組立設備
の自動化が進んでいて、その中の技術として、パ
ターン認識技術が挙げられることは公知である。
すなわち、半導体装置の例として逆阻止型三端子
サイリスタ（以下単にサイリスタと略記する）を
採れば、第１図に示すように、その表面１上に広
域に亘るカソード電極２と、狭い島状のゲート電
極３を形成したペレツト４を、基板５上に半田６
により固着するペレツトマウント作業や、一点鎖
線で示した内部金属細線としてのAl線７，８を
カソード電極２及びゲート電極３へ各々超音波ボ
ンデイングツール（図示省略）等により溶接する
ワイヤボンデイング作業においては、次のような
パターン認識によりペレツト位置決め検出を行つ
ている。つまり、第１図におけるカソード電極２
上に電極材質と光反射係数が異る絶縁被膜製の丸
型点状のマーキング９，１０，１１を設けて、
TVカメラにより撮影しながら得られた電気信号
を、光反射の差異を２値化したデイジタル信号と
して処理し、コンピユータに予め記憶させておい
た画像と照合して所望通りのペレツトか否かを判
断し、更に作業基準点や線からの位置ずれや傾き
を検出して、ペレツト移送や、ボンデイングツー
ルの移動などを迅速かつ正確に行わせるのであ
る。
立て作業の自動化が著しく促進されつつある。特
にウエーハを加工して素子を形成して、各々の細
片化したペレツトを一般に放熱板兼用とする基板
へ半田付けするペレツトマウント工程や、その後
のワイヤボンデイング工程においては、組立設備
の自動化が進んでいて、その中の技術として、パ
ターン認識技術が挙げられることは公知である。
すなわち、半導体装置の例として逆阻止型三端子
サイリスタ（以下単にサイリスタと略記する）を
採れば、第１図に示すように、その表面１上に広
域に亘るカソード電極２と、狭い島状のゲート電
極３を形成したペレツト４を、基板５上に半田６
により固着するペレツトマウント作業や、一点鎖
線で示した内部金属細線としてのAl線７，８を
カソード電極２及びゲート電極３へ各々超音波ボ
ンデイングツール（図示省略）等により溶接する
ワイヤボンデイング作業においては、次のような
パターン認識によりペレツト位置決め検出を行つ
ている。つまり、第１図におけるカソード電極２
上に電極材質と光反射係数が異る絶縁被膜製の丸
型点状のマーキング９，１０，１１を設けて、
TVカメラにより撮影しながら得られた電気信号
を、光反射の差異を２値化したデイジタル信号と
して処理し、コンピユータに予め記憶させておい
た画像と照合して所望通りのペレツトか否かを判
断し、更に作業基準点や線からの位置ずれや傾き
を検出して、ペレツト移送や、ボンデイングツー
ルの移動などを迅速かつ正確に行わせるのであ
る。
ところで上述したパターン認識技術について
は、ペレツト４のマーキング９，１０，１１が十
分な寸法精度で設けられていることが前提となる
のであるが、現実には、十分な寸法精度が得られ
ていない問題がある。すなわち、カソード電極２
やゲート電極３は、当然その有効表面積を十分に
する制約があるので、マーキング９，１０，１１
は、図示の通り微少な点状とし、これらの距離を
正確にし、例えば直角三角形状等のパターンを設
定するのであるが、通常Al蒸着にて形成するカ
ソード電極２やゲート電極３上に設け得る材質と
しては、SiO2被膜やガラス被膜が選ばれ、微少
点状とするため接着強度が得難く、第２図に示す
ように、半欠状態となつたり、消失してしまう欠
点があつたのである。
は、ペレツト４のマーキング９，１０，１１が十
分な寸法精度で設けられていることが前提となる
のであるが、現実には、十分な寸法精度が得られ
ていない問題がある。すなわち、カソード電極２
やゲート電極３は、当然その有効表面積を十分に
する制約があるので、マーキング９，１０，１１
は、図示の通り微少な点状とし、これらの距離を
正確にし、例えば直角三角形状等のパターンを設
定するのであるが、通常Al蒸着にて形成するカ
ソード電極２やゲート電極３上に設け得る材質と
しては、SiO2被膜やガラス被膜が選ばれ、微少
点状とするため接着強度が得難く、第２図に示す
ように、半欠状態となつたり、消失してしまう欠
点があつたのである。
この考案は、上記の欠点に鑑み提唱するもので
あり、ペレツトの表面電極上に、ペレツトの外周
縁の絶縁保護膜と接続していて複数個半島状に延
ばした絶縁被膜製マーキングを設けることを特徴
としている。以下にこの考案の実施例を紹介す
る。
あり、ペレツトの表面電極上に、ペレツトの外周
縁の絶縁保護膜と接続していて複数個半島状に延
ばした絶縁被膜製マーキングを設けることを特徴
としている。以下にこの考案の実施例を紹介す
る。
まず第３図は、この考案の実施例を示す逆阻止
型三端子サイリスタのペレツトマウント構体の要
部平面図で、第１図に示した従来のものと同一図
番は同一名称である。さて１２，１３，１４はペ
レツト４の外周縁の絶縁保護膜１５と接続してい
て、カソード電極２の縁部より約45゜の傾斜角度
に揃えて、その各先端部１２ａ，１３ａ，１４ａ
が丸型で中途部１２ｂ，１３ｂ，１４ｂが平行路
となる半島状に延ばしたガラス被膜製のマーキン
グである。
型三端子サイリスタのペレツトマウント構体の要
部平面図で、第１図に示した従来のものと同一図
番は同一名称である。さて１２，１３，１４はペ
レツト４の外周縁の絶縁保護膜１５と接続してい
て、カソード電極２の縁部より約45゜の傾斜角度
に揃えて、その各先端部１２ａ，１３ａ，１４ａ
が丸型で中途部１２ｂ，１３ｂ，１４ｂが平行路
となる半島状に延ばしたガラス被膜製のマーキン
グである。
上記のペレツトパターン構造とするためには、
第４図〜第６図のようなステンシル法を利用して
形成する。つまり、まず第４図のように、ｎ型の
Siウエーハ１６に、拡散、写真蝕刻技術により
n2p2n1p1の各pn層１７，１８，１９，２０を設
け、各素子区分境界にグルーブエツチングを施し
た溝２１，２１，……を作る。次に第５図のよう
に、前記溝２１，２１，……の内面及びウエーハ
１６のペレツト表面１上のカソード電極及びゲー
ト電極予定部化外したがつてマーキング予定部も
含めて、ガラスパシベーシヨン処理を施して絶縁
保護膜１５及び絶縁被膜路２２を形成する。そし
て第６図のようにペレツト表面１及びアノード電
極となる裏面２３上に金属蒸着膜２４及び２５を
被着させる。この場合にペレツト表面１上には、
内部金属細線７，８と超音波溶接時の接着性良好
で、ウエーハ地肌との接着が良好なAl蒸着膜を、
裏面２３上にはCr，Ni，Ag等の蒸着膜を作るの
が現実的である。さて、この考案のペレツトパタ
ーンとするために、その後第７図のようにウエー
ハ１６の表面１上に、粘着テープ２６を、一時的
に貼着してから剥離すると、絶縁保護膜１５及び
絶縁被膜路２２上のAl蒸着膜２４′は、ウエーハ
地肌と比べ接着力が弱く、粘着テープ２６に付着
して剥ぎ取られ、露出した絶縁被膜路２２が、そ
のままマーキング１２，１３，１４となる。ペレ
ツト裏面に関しても同様に処理する。以上の通り
に加工完了したウエーハ１６を溝２１，２１，…
…の対向する底部間の薄肉部でブレーキングする
ことにより個々のペレツト４が得られる。
第４図〜第６図のようなステンシル法を利用して
形成する。つまり、まず第４図のように、ｎ型の
Siウエーハ１６に、拡散、写真蝕刻技術により
n2p2n1p1の各pn層１７，１８，１９，２０を設
け、各素子区分境界にグルーブエツチングを施し
た溝２１，２１，……を作る。次に第５図のよう
に、前記溝２１，２１，……の内面及びウエーハ
１６のペレツト表面１上のカソード電極及びゲー
ト電極予定部化外したがつてマーキング予定部も
含めて、ガラスパシベーシヨン処理を施して絶縁
保護膜１５及び絶縁被膜路２２を形成する。そし
て第６図のようにペレツト表面１及びアノード電
極となる裏面２３上に金属蒸着膜２４及び２５を
被着させる。この場合にペレツト表面１上には、
内部金属細線７，８と超音波溶接時の接着性良好
で、ウエーハ地肌との接着が良好なAl蒸着膜を、
裏面２３上にはCr，Ni，Ag等の蒸着膜を作るの
が現実的である。さて、この考案のペレツトパタ
ーンとするために、その後第７図のようにウエー
ハ１６の表面１上に、粘着テープ２６を、一時的
に貼着してから剥離すると、絶縁保護膜１５及び
絶縁被膜路２２上のAl蒸着膜２４′は、ウエーハ
地肌と比べ接着力が弱く、粘着テープ２６に付着
して剥ぎ取られ、露出した絶縁被膜路２２が、そ
のままマーキング１２，１３，１４となる。ペレ
ツト裏面に関しても同様に処理する。以上の通り
に加工完了したウエーハ１６を溝２１，２１，…
…の対向する底部間の薄肉部でブレーキングする
ことにより個々のペレツト４が得られる。
この考案によるペレツトを用いるサイリスタ
は、パターン認識技術により、好適なペレツト位
置決め検出が可能となることは勿論、さらに、半
島状マーキングの方向性を利用して、マーキング
先端のパターン形成部を変えることなく、各品種
のペレツト識別が可能となる。またこの考案によ
るペレツトは、マーキング１２，１３，１４を粘
着テープ２６により露出させる時に、各マーキン
グの平行路１２ｂ，１３ｂ，１４ｂと同一方向に
粘着テープ２６を剥離すると、平行路１２ｂ，，
１３ｂ，１４ｂも正確に露出し、よつてカソード
電極の有効面積を設計通りに得ることもできる。
は、パターン認識技術により、好適なペレツト位
置決め検出が可能となることは勿論、さらに、半
島状マーキングの方向性を利用して、マーキング
先端のパターン形成部を変えることなく、各品種
のペレツト識別が可能となる。またこの考案によ
るペレツトは、マーキング１２，１３，１４を粘
着テープ２６により露出させる時に、各マーキン
グの平行路１２ｂ，１３ｂ，１４ｂと同一方向に
粘着テープ２６を剥離すると、平行路１２ｂ，，
１３ｂ，１４ｂも正確に露出し、よつてカソード
電極の有効面積を設計通りに得ることもできる。
尚上記実施例は、サイリスタの場合であるが、
この考案は、先述の要旨からも明らかな通り、こ
れ以外に例えば大量流容量のパワートランジスタ
等に適用しても何らさしつかえない。また、この
考案は、マーキングを上記実施例のようなガラス
被膜製だけに限る必要はなく、その他のSiO2膜
やSi3N4膜を用いてもよく、同様な効果がある。
この考案は、先述の要旨からも明らかな通り、こ
れ以外に例えば大量流容量のパワートランジスタ
等に適用しても何らさしつかえない。また、この
考案は、マーキングを上記実施例のようなガラス
被膜製だけに限る必要はなく、その他のSiO2膜
やSi3N4膜を用いてもよく、同様な効果がある。
結局この考案によれば、ペレツト位置決めが迅
速かつ正確に行え、より一層組立て作業の自動化
が促進されるのは勿論のこと、品種毎のペレツト
識別による工数低減や、ペレツト上の電極の有効
面積を確保できるから、半導体装置として特性の
ばらつきを軽減でき信頼性向上に貢献できるなど
の利点がある。
速かつ正確に行え、より一層組立て作業の自動化
が促進されるのは勿論のこと、品種毎のペレツト
識別による工数低減や、ペレツト上の電極の有効
面積を確保できるから、半導体装置として特性の
ばらつきを軽減でき信頼性向上に貢献できるなど
の利点がある。
第１図及び第２図は、従来の半導体装置のペレ
ツトマウント構体要部平面図、第３図は、この考
案の実施例を示す半導体装置のペレツトマウント
構体要部平面図、第４図〜第７図は、そのペレツ
ト表面処理を説明するためのウエーハ断面図であ
る。 ２，３……表面電極、４……ペレツト、１２，
１３，１４……マーキング、１５……外周縁の絶
縁保護膜。
ツトマウント構体要部平面図、第３図は、この考
案の実施例を示す半導体装置のペレツトマウント
構体要部平面図、第４図〜第７図は、そのペレツ
ト表面処理を説明するためのウエーハ断面図であ
る。 ２，３……表面電極、４……ペレツト、１２，
１３，１４……マーキング、１５……外周縁の絶
縁保護膜。
Claims (1)
- ペレツトの表面電極上に、ペレツトの外周縁の
絶縁保護膜と接続していて複数個半島状に延ばし
た絶縁被覆製のマーキングを設けたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981179740U JPS5883149U (ja) | 1981-11-30 | 1981-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981179740U JPS5883149U (ja) | 1981-11-30 | 1981-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883149U JPS5883149U (ja) | 1983-06-06 |
| JPS6334268Y2 true JPS6334268Y2 (ja) | 1988-09-12 |
Family
ID=29975706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981179740U Granted JPS5883149U (ja) | 1981-11-30 | 1981-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883149U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010074499A (ja) * | 2008-09-18 | 2010-04-02 | Panasonic Electric Works Co Ltd | リレー装置 |
-
1981
- 1981-11-30 JP JP1981179740U patent/JPS5883149U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5883149U (ja) | 1983-06-06 |
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