JPS633309A - 数値制御装置 - Google Patents
数値制御装置Info
- Publication number
- JPS633309A JPS633309A JP14653186A JP14653186A JPS633309A JP S633309 A JPS633309 A JP S633309A JP 14653186 A JP14653186 A JP 14653186A JP 14653186 A JP14653186 A JP 14653186A JP S633309 A JPS633309 A JP S633309A
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- 230000005856 abnormality Effects 0.000 claims abstract description 16
- 238000001514 detection method Methods 0.000 claims description 15
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＰＵの暴走による誤動作の発生を防止で
きる数値制御装置に関するものである。
きる数値制御装置に関するものである。
第２図は従来の数値制御装置のＣＰＵカードの構成を示
すブロック図で、この図において、］はＣＰＵ、２はＲ
ＯＭ、３はＲＡＭ、ｄはノリアルＩ１０，５は外部パス
イシタフエース、６ｔ−ｔウォッチ・ドッグ・タイマ、
７はコンソール、８はオペレータである。
すブロック図で、この図において、］はＣＰＵ、２はＲ
ＯＭ、３はＲＡＭ、ｄはノリアルＩ１０，５は外部パス
イシタフエース、６ｔ−ｔウォッチ・ドッグ・タイマ、
７はコンソール、８はオペレータである。
次に動作について説明する。
ＣＰＵ１はＲＯＭ ２に格納されている命令をフェッチ
して動作するが、その際のワーキング・エリアとしてＲ
Ａ Ｍ ３を使用する。
して動作するが、その際のワーキング・エリアとしてＲ
Ａ Ｍ ３を使用する。
外部バスインクフェース５はオンボード上にないアドレ
ス・エリアを使用したい場合に（史われるインクフェー
スであり、ウォッチ・ドッグ・タイマ６はＣＰＵ１のア
クセスに対しである時間経過しても応答がない場合に、
オンボード上に俗載している発振器を利用して自動的に
ＣＰＵ １に対して信号を出力して、例外処理（非常時
処理）を起動するもの゛（ある。
ス・エリアを使用したい場合に（史われるインクフェー
スであり、ウォッチ・ドッグ・タイマ６はＣＰＵ１のア
クセスに対しである時間経過しても応答がない場合に、
オンボード上に俗載している発振器を利用して自動的に
ＣＰＵ １に対して信号を出力して、例外処理（非常時
処理）を起動するもの゛（ある。
シリアルｌ１０４はオフライン時に（まコンソール７と
接続され、オペレータ８かモニタできろようにするもの
であり、オフライン時にはＩ１０デバイス（図示せず）
と接続される。
接続され、オペレータ８かモニタできろようにするもの
であり、オフライン時にはＩ１０デバイス（図示せず）
と接続される。
上記のような従来の数値制御装置は、ＣＰＵ１が暴走し
た場合の非常事態についての処理が確立しておらず、例
えばウォッチ・１：ラグ・タイマ６で判別する等の手段
しかないという問題点があった。
た場合の非常事態についての処理が確立しておらず、例
えばウォッチ・１：ラグ・タイマ６で判別する等の手段
しかないという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、ＣＰＵの暴走を止めて誤動作の発生を防止するこ
とが可能な数値制御装置を得ることを目的とする。
ので、ＣＰＵの暴走を止めて誤動作の発生を防止するこ
とが可能な数値制御装置を得ることを目的とする。
この発明に係る数値制御装置は、ＣＩ） Ｕが出力すべ
きアドレスを記憶しておくアドレス比較用レジスタと、
ＣＰＵが実際に出力するアドレスを記憶するアドレスラ
ッチレジスタと、アドレス比較用レジスタとアドレスラ
ッチレジスタの内容を比較する比較器とから構成される
アクセス不正検出部と、このアクセス不正検出部の出力
を受けて少なくともＣＰＵに対して異常時用の処理を起
動させる異常時処理切換回路とを備えたものである。
きアドレスを記憶しておくアドレス比較用レジスタと、
ＣＰＵが実際に出力するアドレスを記憶するアドレスラ
ッチレジスタと、アドレス比較用レジスタとアドレスラ
ッチレジスタの内容を比較する比較器とから構成される
アクセス不正検出部と、このアクセス不正検出部の出力
を受けて少なくともＣＰＵに対して異常時用の処理を起
動させる異常時処理切換回路とを備えたものである。
この発明においては、アクセス不正検出部内のアドレス
比較用レジスタの内容とアドレスラッチレジスタの内容
に不一致があると、異常時処理切換回路によりＣＰＵお
よび所要の回路に対して異常時用の処理の起動が行われ
る。
比較用レジスタの内容とアドレスラッチレジスタの内容
に不一致があると、異常時処理切換回路によりＣＰＵお
よび所要の回路に対して異常時用の処理の起動が行われ
る。
第１図はこの発明の数値制御装置の一実施例の構成を示
すブロック図である。この図において、第２図と同一符
号は同一部分を示し、９は前記ＣＰ Ｕ １．の命令ア
クセス不正検出部、９ａはアドレス比ｉｌｌレジスタ、
９ｂは比較器、９Ｃはアドレスラッチレジスタ、１０は
前記ＣＰＵ１のデータアクセス不正検出部、１ｏａはア
ドレス比較用レジスタ、１０ｂは比較器、１０Ｃはアド
レスラッチし・ジスタ、１１は前記命令アクセス不正検
出部９または前記データアクセス不正検出部１０で検出
した異常信号により前記ＣＰｔＪ １に実行させる処理
を切り換えるための異常時処理切換回路である。
すブロック図である。この図において、第２図と同一符
号は同一部分を示し、９は前記ＣＰ Ｕ １．の命令ア
クセス不正検出部、９ａはアドレス比ｉｌｌレジスタ、
９ｂは比較器、９Ｃはアドレスラッチレジスタ、１０は
前記ＣＰＵ１のデータアクセス不正検出部、１ｏａはア
ドレス比較用レジスタ、１０ｂは比較器、１０Ｃはアド
レスラッチし・ジスタ、１１は前記命令アクセス不正検
出部９または前記データアクセス不正検出部１０で検出
した異常信号により前記ＣＰｔＪ １に実行させる処理
を切り換えるための異常時処理切換回路である。
次に動作について説明する。
基本的な動作は、従来例と同じである。
まず、電源投入またはリセットによりＣＰＵ１が走り出
すが、この際には異常信号は出力されないようにマスク
されている。その後、ＣＰＵ １がアドレス比較用レジ
スタ９ａおよび１０ａにそれぞれ命令フェッチアトし・
ス、データアクセスアドレスを書き込み、マスクを解除
する。ＣＰＵＩが書き込んｔト後、命令アクセス不正検
出部９およびデータアクセス不正検出部１０は有効とな
り、アドレス比較用レジスタ９ａ、１０ａにＣＰＵ １
が８き込んだアドレスとアドレスラッチレジスタ９ｃ、
１０ｃにラッチされる実際のＣＰＵアクセスのアドレス
を比較器９ ｂ 、 １０ｂで比較し、もし不一致が検
出されれば異常時処理切換回路１１に異常信号を送る。
すが、この際には異常信号は出力されないようにマスク
されている。その後、ＣＰＵ １がアドレス比較用レジ
スタ９ａおよび１０ａにそれぞれ命令フェッチアトし・
ス、データアクセスアドレスを書き込み、マスクを解除
する。ＣＰＵＩが書き込んｔト後、命令アクセス不正検
出部９およびデータアクセス不正検出部１０は有効とな
り、アドレス比較用レジスタ９ａ、１０ａにＣＰＵ １
が８き込んだアドレスとアドレスラッチレジスタ９ｃ、
１０ｃにラッチされる実際のＣＰＵアクセスのアドレス
を比較器９ ｂ 、 １０ｂで比較し、もし不一致が検
出されれば異常時処理切換回路１１に異常信号を送る。
異常時処理切換回路１１ては、あらかじめ設定プラグ等
の手段により異常信号が入ってくると非常信号やバスエ
ラー信号またはフォールト信号等を発生させ、ＣＰＵ
１に対して適切な処理を起動するとともに、外部バスイ
ンタフェースカードにそれらの信号を送り、適切な処理
の実行を行わせる。
の手段により異常信号が入ってくると非常信号やバスエ
ラー信号またはフォールト信号等を発生させ、ＣＰＵ
１に対して適切な処理を起動するとともに、外部バスイ
ンタフェースカードにそれらの信号を送り、適切な処理
の実行を行わせる。
またオフラインデバッグ時には、アトし・ス比較用レジ
スタ９ａまたは１０ａにアドレスセラｊ・しておくこと
により、同じアドレスのアクセスが発生した際にブレー
クポイン）・をかけることができるので、Ｓ／Ｗデバッ
グに有効である。
スタ９ａまたは１０ａにアドレスセラｊ・しておくこと
により、同じアドレスのアクセスが発生した際にブレー
クポイン）・をかけることができるので、Ｓ／Ｗデバッ
グに有効である。
なお、上記実施例では、アドレス比較用レジスタ９ａ、
１０ａをラッチ回路で構成したが、ＲＡＭを使用するこ
とも可能である。
１０ａをラッチ回路で構成したが、ＲＡＭを使用するこ
とも可能である。
この発明は以上説明したとおり、ＣＰＵが出力すべきア
ドレスを記憶しておくアドレス比較用レジスタと、ＣＰ
Ｕが実際に出力するアドレスを記憶するアドレスラッチ
レジスタと、アドレス比較用レジスタとアドレスラッチ
レジスタの内容を比較する比較器とから構成されるアク
セス不正検出部と、このアクセス不正検出部の出力を受
けて少なくともＣＰＵに対して異常時用の処理を起動さ
せる異常時処理切換回路とを備えたので、非常時の処理
を速やかに実行できるほか、オンライン時のデバッグの
際にもＳ／Ｗの不正アクセスを検出できろという効果が
ある。
ドレスを記憶しておくアドレス比較用レジスタと、ＣＰ
Ｕが実際に出力するアドレスを記憶するアドレスラッチ
レジスタと、アドレス比較用レジスタとアドレスラッチ
レジスタの内容を比較する比較器とから構成されるアク
セス不正検出部と、このアクセス不正検出部の出力を受
けて少なくともＣＰＵに対して異常時用の処理を起動さ
せる異常時処理切換回路とを備えたので、非常時の処理
を速やかに実行できるほか、オンライン時のデバッグの
際にもＳ／Ｗの不正アクセスを検出できろという効果が
ある。
第１図はこの発明の数値制御装置の一実施例の構成を示
すブロック図、第２図は従来の数値制御装置の構成を示
すブロック図である。 図において、１はＣＰＵ、２はＲＯＭ、３はＲＡＭ、４
はシリアルＩ１０，５は外部パスインタフェース、６は
ウォッチ・ドッグ・タイマ、７はコンソール、８はオペ
レータ、９は命令アクセス不正検出部、９ａ、１０ａは
アドレス比較用レレスタ、９ｂ、１０ｂは比較器、９ｃ
、１０ｃはアドレスラッヂレジスタ、１０はデータアク
セス不正検出部、１１は異常時処理切換回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 手続補正音（自発）
すブロック図、第２図は従来の数値制御装置の構成を示
すブロック図である。 図において、１はＣＰＵ、２はＲＯＭ、３はＲＡＭ、４
はシリアルＩ１０，５は外部パスインタフェース、６は
ウォッチ・ドッグ・タイマ、７はコンソール、８はオペ
レータ、９は命令アクセス不正検出部、９ａ、１０ａは
アドレス比較用レレスタ、９ｂ、１０ｂは比較器、９ｃ
、１０ｃはアドレスラッヂレジスタ、１０はデータアク
セス不正検出部、１１は異常時処理切換回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 手続補正音（自発）
Claims (1)
- ＣＰＵを有する数値制御装置において、前記ＣＰＵが出
力すべきアドレスを記憶しておくアドレス比較用レジス
タと、前記ＣＰＵが実際に出力するアドレスを記憶する
アドレスラッチレジスタと、前記アドレス比較用レジス
タと前記アドレスラッチレジスタの内容を比較する比較
器とから構成されるアクセス不正検出部と、このアクセ
ス不正検出部の出力を受けて少なくとも前記ＣＰＵに対
して異常時用の処理を起動させる異常時処理切換回路と
を備えたことを特徴とする数値制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653186A JPS633309A (ja) | 1986-06-23 | 1986-06-23 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653186A JPS633309A (ja) | 1986-06-23 | 1986-06-23 | 数値制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633309A true JPS633309A (ja) | 1988-01-08 |
Family
ID=15409749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14653186A Pending JPS633309A (ja) | 1986-06-23 | 1986-06-23 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633309A (ja) |
-
1986
- 1986-06-23 JP JP14653186A patent/JPS633309A/ja active Pending
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