JPH01312637A - プロセッサ暴走検出制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサの暴走時に、被制御装置が誤動作しないよう
に制御するプロセッサ暴走検出制御方式プロセッサの暴
走時に被制御装置を安全側に制’＋Ｂできるようにする
ことを目的とし、プロセッサにより被制御装置を制御す
る制御システムに於いて、前記プロセッサの暴走を検出
する暴走検出回路と、前記プロセッサからの制御信号を
前記被制御装置に送出する制御入出力回路とを備え、前
記暴走検出回路により前記プロセッサの暴走を検出した
時に、前記制御入出力回路を制御して前記被制御装置へ
の制御信号を阻止するように構成した。

〔産業上の利用分野〕

本発明は、プロセッサの暴走時に、被制御装置が誤動作
しないように制御するプロセッサ暴走検出制御方式に関
するものである。

マイクロプロセッサ等のプロセッサにより各種装置を制
御する構成が多く採用されている。しかし、プロセッサ
は何らかの原因により暴走することがあり、それによっ
て被制御装置が誤動作することがある。このような被制
御装置の誤動作を防止することが必要である。

〔従来の技術〕

プロセッサの暴走時の誤動作を防止する為に、既に各種
の方式が提案されている。例えば、特開昭５７−１３７
９１６号公報、特開昭６０−７３７５３号公報、特開昭
６１−１２７０４５号公報、特開昭６１−１６３４４６
号公報等に示されている。前述の特開昭５７−１３７９
１６号公報は、プロセッサの暴走により命令フェッチサ
イクルでデータバス上に特定コード（リセットコード）
が現れるように構成し、この特定コードによってリセッ
ト信号発生器からパワーオンリセットと同様なリセット
パルスを出力して、プロセッサを初期状態に戻すことに
より、暴走による誤動作を防止するものである。

又特開昭６０−７３７５３号公報は、主マイクロプロセ
ッサをリセットする補助マイクロプロセッサを設け、主
マイクロプロセッサの暴走検出により補助マイクロプロ
セッサから主マイクロプロセッサをリセットし、このリ
セットを所定回数繰り返しても主マイクロプロセッサを
リセットできない時に、補助マイクロプロセッサは主マ
イクロプロセッサの電源を断とするように制御し、主マ
イクロプロセッサの暴走検出によりリセットを行っても
リセットされない状態の時は、強制的に電源断とし、そ
の電源の再投入によりパワーオンリセ・ノドを行わせる
ものである。

又特開昭６１−１６３４４６号公報は、プロセッサが正
常に動作している時に、所定時間毎にタイマ回路ヘリセ
ント信号を加えると共に、プロセッサのマスク不能割込
端子にそのリセット信号を割込信号として加え、その割
込みによりプログラムカウンタの内容が正常であるか否
か判別し、正常でない場合及びタイマ回路のタイムオー
バ信号により、プロセッサの暴走と判断して、プロセッ
サを初期リセットさせるものである。

プロセッサの暴走は、例えば、使用しないメモリアドレ
スにより検出するか、正規の命令が格納されていないメ
モリアドレスの発生により読出されるリセットコード等
の特定コードにより検出するか、又は正常なプログラム
の実行状態に於いてタイマ回路をリセットし、暴走時に
はタイマ回路のリセットが行われないので、タイムオー
バ信号が出力され、そのタイムオーバ信号により検出す
る方式等が知られている。

〔発明が解決しようとする課題〕

前述のように従来例に於いては、プロセッサの暴走検出
により、プロセッサをリセットする構成が一般的である
。しかし、プロセッサにより制御される被制御装置が例
えば現用予備の切替装置の場合、プロセッサが初期リセ
ットされた時に現用装置に切替えるように制御される構
成に於いて、現用装置の障害発生によりプロセッサによ
り切替装置が制御されて予備装置に切替える動作を行っ
た後に、プロセッサの暴走検出によりプロセッサがリセ
ットされると、切替装置はプロセッサにより障害発生の
現用装置に切替えられるように制御されることになる。

そして、現用装置の障害検出信号によりプロセッサは切
替装置を制御し、予備装置に切替えることになる。

従って、現用予備構成のデータ処理装置や通信装置に於
いて、プロセッサの暴走検出によりプロセッサがリセッ
トされると、切替装置は障害発生装置を切替接続するよ
うに制御される誤動作が生じ、データ処理の中断や通信
の中断が生じる欠点があった。

本発明は、プロセッサの暴走時に被制御装置を安全側に
制御できるようにすることを目的とするものである。

〔課題を解決するための手段〕

本発明のプロセッサ暴走検出制御方式は、暴走検出によ
り被制御装置に対する制御信号の出力を禁止し、被制御
装置の制御状態をその時点で固定するものであり、第１
図を参照して説明する。

プロセッサ１により被制御装置２を制御する制御システ
ムに於いて、プロセッサ１の暴走を検出する暴走検出回
路３と、プロセッサｌからの制御信号を被制御装置２に
送出する制御入出力回路４とを備えて、暴走検出回路３
によりプロセッサ１の暴走を検出した時に、制御入出力
回路４を制御して、プロセッサ１から被制御装置２への
制御信号の送出を阻止するものである。

〔作用〕

プロセッサ１の暴走検出により被制御装置２に対する制
御信号を阻止することにより、被制御装置２は、プロセ
ッサ１の暴走検出直前までの制御状態を維持することに
なり、プロセッサ１の初期リセット等により被制御装置
２の制御状態が変化することがなくなるから、被制御装
置２の誤動作を防止することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１はプ
ロセッサ、１２は被制御装置、１３は暴走検出回路、１
４は警報回路、１５は入出力回路、１６は禁止ゲート、
１７はデータ等の書込み読出しを行うランダムアクセス
メモリ　（ＲＡＭ）、１８はプログラム等を格納したリ
ードオンリメモリ　（ＲＯＭ）　、１９は共通バスであ
る。

プロセッサ１１が正常に動作している時、暴走検出回路
１３から“０”の信号が禁止ゲート１６に加えられるか
ら、プロセッサ１１からの制御信号は、共通バス１９か
ら入出力回路１５と禁止ゲート１６とを介して被制御装
置１２に転送され、被制御装置１２はその制御信号に従
って制御される。例えば、被制御装置１２が前述のよう
な切替装置の場合、現用予備の二重化装置の障害検出信
号が図示を省略した経路でプロセッサ１１に加えられる
構成を備え、現用装置の障害検出信号が加えられると、
予備装置へ切替える制御信号がプロセッサＩＩから出力
されて、現用予備の切替えを行うことになる。又被制御
装置１２の状態情報等が入出力回路１５を介してプロセ
ッサ１１に転送される。

プロセッサ１１の暴走を暴走検出回路１３で検出すると
、警報回路１４により暴走検出をランプやブザー等によ
り警報を発生する。又禁止ゲート１６に加える信号を“
１”とする。それにより、入出力回路１５から被制御装
置１２に加えられる制御信号が阻止される。従って、被
制御装置１２は、プロセッサ１１の暴走発生直前の制御
状態を維持することになる。例えば、前述の切替装置の
場合、プロセッサ１１の暴走によっても、予備装置の切
替状態を維持することができる。

第３図は本発明の実施例の動作説明図であり、（ａ）は
入出力回路１５から出力される制御信号Ｓ１、Ｓ２．Ｓ
３．Ｓ４、（ｂ）は暴走検出回路１３から禁止ゲート１
６に加えられる暴走検出信号、（Ｃ１は禁止ゲート１６
を介して被制御装置１２に加えられる制御信号を示す。

暴走検出回路１３から禁止ゲート１６に加えられる暴走
検出信号が“０”の場合に於いては、入出力回路１５か
ら出力される制御信号Ｓ１．Ｓ２はそのまま被制御装置
１２にｆｃ）に示すように転送される。そして、時刻む
０に暴走検出回路１３によりプロセッサ１１の暴走を検
出すると、暴走検出回路１３から禁止ゲート１６に加え
る信号は、０”から“１”となる。それによって、禁止
ゲート１６が閉じられ、被制御装置１２に加えられる制
御信号Ｓ３．Ｓ４が阻止されるので、被制御装置１２は
制御信号Ｓ２による制御状態を維持することになる。

警報回路１４によりプロセッサ１１の暴走発生を保守者
が識別すると、被制御装置１２の制御状態に従ってプロ
セッサ１１のリセットを行うか否か判断し、前述のよう
な切替装置の場合、現用装置を切替接続している状態の
時、プロセッサ１１を初期リセットし、又予備装置を切
替接続している状態の時、手動等により切替装置の切替
状態を維持させてから、プロセッサ１１を初期リセット
し、更に、予備装置を切替接続するように切替装置を制
御する状態にプロセッサ１１をセットして元の状態に戻
すことになる。

又前述のプロセッサ１１の暴走発生時の制御信号を阻止
する為に、禁止ゲート１６を用いた場合を示すが、暴走
検出回路１３からの信号の論理レベルと被制御装置１２
に加える制御信号の論理レベルとに対応したアンドゲー
トやナントゲート等の論理ゲートとすることができる。

又制御信号を連続的に被制御装置１２に加える必要があ
る場合は、例えば、禁止ゲート１６の出力信号をラッチ
するラッチ回路を設ければ良いことになる。その他、本
発明は前述の実施例のみに限定されるものではなく、種
々付加変更することができるものである。

〔発明の効果〕

以上説明したように、本発明は、マイクロプロセッサ等
のプロセッサ１と、未使用アドレス検出等による暴走検
出回路３と、被制御装置２に制御信号を転送する為の制
御入出力回路４とを備え、暴走検出回路３によりプロセ
ッサ１の暴走を検出した時に、プロセフす１から制御入
出力回路４を介して被制御装置２に加えられる制御信号
を阻止するものであり、暴走検出によりプロセッサ１を
リセットする従来例の場合は、被制御装置２のその時点
の制御状態を維持することができなくなるが、本発明に
よれば、プロセッサＩの暴走発生直前の制御状態を維持
することができるから、暴走発生によって被制御装置２
が誤動作することを防止することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の動作説明図で
ある。 １はプロセッサ、２は被制御装置、３は暴走検出回路、
４は制御入出力回路である。

Claims (1)

1. 【特許請求の範囲】 　プロセッサ（１）により被制御装置（２）を制御する
   制御システムに於いて、 前記プロセッサ（１）の暴走を検出する暴走検出回路（
   ３）と、 前記プロセッサ（１）からの制御信号を前記被制御装置
   （２）に送出する制御入出力回路（４）とを備え、 前記暴走検出回路（３）により前記プロセッサ（１）の
   暴走を検出した時に、前記制御入出力回路（４）を制御
   して前記被制御装置（２）への制御信号を阻止すること
   を特徴とするプロセッサ暴走検出制御方式。