JPS63315963A

JPS63315963A - 停電検出回路

Info

Publication number: JPS63315963A
Application number: JP15278387A
Authority: JP
Inventors: Tetsuya Yamamoto; 哲也山本
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1987-06-19
Filing date: 1987-06-19
Publication date: 1988-12-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）この発明は、交流電源の状態を監視し、停電。

電圧低下などの異常がおった場合にその旨の信号を送出
する停電検出回路の改良に関する。

（発明の概要）この発明では、入力レベル監視回路部と、タイマ回路部
とを備えた停電検出回路において、入力レベル監視回路
部の比較器にヒステリシス特性を付与したものでおる。

（従来技術とその問題点）第４図に示されるように、一般にＣＰＵ等に電力を供給
する直流電源装置には数ｍｓ〜数十ｍｓ程度の保持時間
が持たされているので、停電、電圧低下などの交流電源
異常が生じた場合には、この保持時間の間にメモリの保
ｓ、ｃｐｕのリセット等の電源異常処理を行なうように
なされている。

例えば、第５図に示されるように、ＣＰｔＪ、メモ１ハ
コントローラ等の制御装置ａによってモータ等の交流駆
動機器すを制御しているようなシステムを想定すると、
交流電源に異常が生じた場合、これを停電検出回路Ｃに
より早期のうちに検出し、直流電源ｄか保持されている
間に、メ［りの保護。

ＣＰＵのリセッ［−等の電源異常処理を制御装置ａで行
なうわけである。

第６図は、従来の停電検出回路の一例を示す回路図、第
７図は電源電圧が正常な状態から停電が生じたときの第
６図中各部のイＷ号状態を示す波形図である。

第６図に示されるように、交流電源１（よ整流素子２に
よって仝波整流された後、入力レベル監視回路部３へと
導入される。

パノルベル監視回路３内の比較器３ａでは、所定の基準
電圧３ｂと整流出力電圧どの大小比較を行ない、その比
較結果たるパルス列はタイマ回路部４に導入される。

すなわち、比較器３ａの出力側には、整流電圧が基準電
圧３ｂ以上の状態では″ビ′が、また基準電圧３ｂ未満
の状態では“トドが出力される。

一方、タイマ回路部４では、入力レベル監視回路部３に
より、整流電圧が基ｉ％ｕ電圧３ｂ未満と監視される継
続時間が所定値を越えると電源異常出力ＰＦ”１′を出
力する。

すなわち、タイマ回路部４では、入力レベル監視回路部
３内の比較器３ａの出力が、“ビ′から１１　ＨＩＴに
変化する時点に応答して、一定時間しく以下、これを検
出応答時間という）後にその出力がＩｆ　ＨＩＴから“
′Ｌ″に立下るようになされている。

しかしながら、このような従来の停電検出回路にあって
は、検出応答時間ｔを交流電源用！！Ｉ］の１／２以下
にすると、交流電源電圧が正常な状態にあっても停電信
号を送出してしまうため、検出応答時間↑は交流電源周
期の１／２以下にすることができず、このため保持時間
が短い直流電源装置を使用した場合、直流電源電圧が低
下してしまってから停電信号が送出されたり、おるいは
メ七り保護などの停電時の処理時間が充分に確保されな
かったりするという問題点がある。

このような問題点を解決するための対策としては、第８
図に示されるように、入力レベル監視回路部３内の基準
電圧３ｂ（■で示す）を低く設定する方法が考えられる
が、このような設定を行なうと交流電源電圧が低下して
も、電源異常検出出力を送出しないという問題点か新た
に生ずる。

さらに、別の方法としては、第９図に示されるように、
検出基準電圧の異なる２つの停電検出回路を設け、検出
基準電圧の高いものく図中■で示す）では電圧低下を、
検出電圧の低いもの（図中■′で示す）では停電を検出
することも考えられるが、このような方法を採用すると
停電検出回路が２回路必要となって、回路が複雑となり
、コストアップに繋がるという問題点が新たに生ずる。

使方、従来の停電検出回路には、次のような別の問題点
もめる。すなわら、この従来回路におっては、タイマ回
路部４は平常時においても交流電源電圧レベルが検出基
準電圧より低い期間ｔ２については計時動作を行なって
いるため、停電が生じた時点から停電信号が送出される
までの時間ｔ３は、停電が起きた時点の位相によって時
間ｔ２だけバラつくことになる。例えば、第１０図中Ｘ
。

Ｙの位相で停電が生じた場合の波形図を、第１１図（Ａ
）、（Ｂ）に示す。

また、時間ｔ２は交流電源電圧が低く、検出電圧とほぼ
等しいときに最大となり、このときの停電する位相によ
る変化時間ｔ２は交流電源周期の１／２となる。

従って、停電が起こる位相によって、直流電源の保持時
間内に停電時の処理が出来なかったり、直流電源の保持
り間が充分あるのに停電信号が送出されてしまったりす
る問題点がめった。

この対策としては、検出基準電圧のレベルを低く設定覆
ることによって、電源電圧正常時に整流電圧が検出基準
電圧より低い期間ｔ２をできるだけ短くし、停電の起き
る位相による変化を小さくすることか考えられるが、こ
のような方法によると交流電源電圧低下時における停電
検出が困難になるという問題が新たに生ずる。

（発明の目的）この発明の目的は、この種の停電検出回路において、交
流電源電圧低下時における停電検出信頼性を高めるとと
もに、停電検出応答時間の向上およびバラつきを軽減す
ることにある。

（発明の構成と効果）この発明は上記の目的を達成するために、所定の設定レ
ベルをＷ　Ｑｔ、とじて交流電源レベルの大小比較を行
なう比較器を有する入力レベル監視回路部と、前記入力レベル監視回路部により設定レベル未満と監視
される継続時間が所定値を越えると電源異常出力を発す
るタイマ回路部と、を備えた停電検出回路において、前記入力レベル監視回路部の比較器にヒステリシス特性
を付与したことを特徴とするものである。

このような構成によれば、この種の停電検出回路におい
て、交流電源電圧低下時における停電検出信頼性を高め
るとともに、停電検出応答時間の向上およびバラつきを
軽減できるという効果がある。

（実施例の説明）第１図は本発明に係わる停電検出回路の一実施例を示す
回路図である。

なお、同図において前記第６図の従来例と同一構成部分
については同符号を付して説明は省略する。

この実施例回路の特徴は、入力レベル監視回路部３に内
蔵された比較器３ａにヒステリシス特性を付与したこと
におる。すなわち、比較器３ａを構成するＯＰアンプの
外部回路には、抵抗器３ＣＪ３よび３ｄが接続され、こ
れにより比較器３　ａの実際の基Ｑ電圧の値（図中０点
）は、入力整流電圧が上昇する場合には高レベルＶＨと
なり、また入力整流電圧が低下する場合には低レベルＶ
Ｌとしてステップ状に切替わることとなる。

次に、本実施例回路の動作を、第２図および第３図の波
形図を参照しながら説明する。

まず、停電検出応答時間が短縮化されたことおよび交流
電源電圧低下時においても確実な検出が行なえる点につ
いて、第２図の波形図を参照しながら説明する。

本実施例回路では、前述したように入力レベル監視回路
に内蔵された比較器３ａに対しヒステリシス特性を付与
している。このヒステリシス特性は、第２図に示される
ように、整流出力電圧が上昇する場合には高レベルＶＨ
となり、また低下する場合には低レベルＶＬとなるよう
に設定されている。

また、各検出レベルＶＨ，Ｖヒは、整流出力電圧の値が
、検出基準電圧よりも低い期間が、ちょうど電源電圧周
期の１／４となるように設定されている。

従って、交流電源電圧の値が正常な状態では、比較器３
ａの出ツノ側には、パルス幅がちょうど電源電圧周期の
１／４となるようなパルス列が出力される。

この状態において、交流電源電圧が低下すると、そのこ
とは整流出力電圧の値が高レベルＶＨを越えなくなるこ
とにより判定され、比較器３ａの出力は電圧低下状態が
続く限りｕ　ＨＩＴ状態に保持される。

すると、タイマ回路部４においては、時間しか経過刃る
とともに、タイムアツプ動作が行なわれ、電源異常検出
出力ＰＦの値は“ＨＴｌから“じ′に変化し、これによ
って外部回路に対し電源電圧低下を知らせることができ
る。

一方、交流電源が停電した場合には、同様にして比較器
出力は１１　Ｈ＃＃状態に保持され、これにより時間ｔ
の経過とともに、前述と同様にして電源異常検出出力の
値は“Ｈ″から″ビ′に変化するわけである。

殊に、第７図の従来例と比較して明らかなように、従来
の停電検出回路に市っては、検出基準電圧を一定にして
いたため、検出応答時間がその分だけ無駄に長く設定さ
れていたのに対し、本発明の実施例によれば、停電検出
時のしきい値は低レベルＶＬに設定されるため、無駄な
検出応答時間が減少し、短い検出応答時間（電源電圧周
期の１／４）が可能となる。

次に、停電発生時点の位相にかかわらす、検出応答時間
のバラつきが軽減される点について、第３図の波形図を
参照しながら説明する。

前述したように、本実施例回路では、比較器３ａに対し
ヒステリシス特性を付与している。このため、交流電源
電圧正常時において、整流出力電圧の値が検出基準電圧
の値よりも低い期間ｔ２は第７図に示される従来例のそ
れに比べ短くなる。

この例では、交流電源周期の１／４に設定されている。

このため、停電が起ぎてから停電信号か送出されるまで
の時間の停電する位相による変化ｔ２は、最低交流電源
周期の１／４に抑制することが可能となる。

このように本実施例回路によれば、停電または電圧低下
が生じた時点から、停電信号が送出されるまでの応答時
間を従来回路のそれに比して短縮化するとともに、停電
検出応答時間のバラつきを軽減することかでき、しかし
交流電源電圧低下時においてもその旨を確実に検出する
ことが可能となる。

従って、保持時間が短い直流電源装置を使用した場合に
、直流電源電圧が低下してしまってから停電信号が送出
されたり、あるいはメモリ保護などの停電時の処理時間
が充分にとれなかったりするという問題を解決すること
ができ、また停電が起こる位相によって、直流電源の保
持時間内に停電時の処理ができなかったり、直流電源の
保持時間か充分あるのに停電信号が送出されてしまった
りする等の問題を（１゛「実に解決することができる。

【図面の簡単な説明】

第１図は本発明に係わる停電検出回路の一実施例を示す
回路図、第２図は交流電源低下時および停電時におりる
第１図中容部の信号状態を示す波形図、第３図は停電検
出応答時間のバラつきが軽減されることを説明する第１
図中容部の信号状態を示す波形図、第４図は交流電源電
圧、直流電源出力、停電信号の関係を示す波形図、第５
図は停電検出回路が適用されるシステムの一例を示すブ
ロック図、第６図は従来の停電検出回路の一例を示す回
路図、第７図は交流電源電圧正常時における第６図中容
部の信号状態を示す波形図、第８図は従来問題を解決す
るために検出基ｑ電圧の値を低めに設定したときの、第
６図中容部の信号状態を示す波形図、第９図は停電検出
、電圧低下検出用に２個の検出回路を備えた場合におけ
る第６図中容部の信号状態を示す波形図、第１０図は従
来回路において停電検出時の位相により検出応答時間に
バラつきが生じることを説明する第６図中容部の信号状
態を示す波形図、第１１図は停電発生位相の異なる２つ
の例を挙げ、停電検出応答時間の相違を示す波形図で必
る。１・・・交流電源２・・・整流素子３・・・入力レベル監視回路部３ａ・・・比較器３ｂ・・・基準電圧３Ｃ〜３ｅ・・・抵抗器４・・・タイマ回路部５・・・停電出力

Claims

【特許請求の範囲】

（１）所定の設定レベルを基準として交流電源レベルの
大小比較を行なう比較器を有する入力レベル監視回路部
と、前記入力レベル監視回路部により設定レベル未満と監視
される継続時間が所定値を越えると電源異常出力を発す
るタイマ回路部と、を備えた停電検出回路において、前記入力レベル監視回路部の比較器にヒステリシス特性
を付与したこと、を特徴とする停電検出回路。