KR20140068071A

KR20140068071A - Ac 입력 전압 차단 검출 회로 및 방법

Info

Publication number: KR20140068071A
Application number: KR1020147007106A
Authority: KR
Inventors: 코우헤이 야마다
Original assignee: 후지 덴키 가부시키가이샤
Priority date: 2011-09-28
Filing date: 2012-09-14
Publication date: 2014-06-05
Also published as: EP2762903A1; EP2762903B1; WO2013047251A1; US9778291B2; EP2762903A4; CN103917878B; KR101638000B1; CN103917878A; JPWO2013047251A1; JP5842229B2; US20140347034A1

Abstract

선택 회로는, 비교기의 기준 전압으로서 계급 상한 전압 또는 계급 하한 전압　중 어느 하나를 선택하도록 하고, 제어 로직은, 상기 선택 회로를 제어하는 동시에 상기 비교기의 출력에 따라 카운트 업(count-up) 신호 또는 카운트 다운(count-down) 신호를 생성한다. 　업 다운 카운터는, 상기 제어 로직으로부터의 상기 카운트 업 신호를 받아 카운트 업하고, 상기 카운트 다운 신호를 받아 카운트 다운한다. 　그리고 디지털 아날로그 변환기는, 상기 업 다운 카운터가 출력하는 디지털 값에 따라 계급 상한 전압 및 계급 하한 전압을 출력한다. 타이머 회로는, 상기 업 다운 카운터에 대한 상기 제어 로직으로부터의 카운트 업 신호에 의해 리셋되도록 구성한다.

Description

AC 입력 전압 차단 검출 방법 및 회로{AC INPUT VOLTAGE INTERRUPTION DETECTION METHOD AND CIRCUIT}

본 발명은, AC 입력 전압이 차단된 것을 검출하여, 전원의 정지나 고전압으로 되어 있는 용량의 방전(放電) 등을 행하는 AC 입력 전압 차단 검출 방법 및 회로에 관한 것이다.

AC 입력 전압 차단 검출 회로는, AC 입력 전압이 차단된 것을 검출하여, AC 입력 전압이 접속되어 있던 전원의 정지나 고전압으로 되어 있는 용량의 방전 등을 행하기 위해 이용되며, AC-DC 컨버터 등의 안전한 동작에 필수적인 회로가 되고 있다.

도 1 및 도 2는, 하기 특허 문헌 1에 나타내어져 있는 종래의 제 1 AC 입력 전압 차단 검출 회로와 그 동작을 설명하기 위한 도면이다. 도 1에 있어서, AC 전원에 접속되는 플러그를 통해 AC 입력 전압이 접속되어 있을 때에는, 필터 콘덴서(C0)의 전압은 AC 전압을 추종(追從)한다. 그러나 어떠한 사정으로 인해 AC 입력 전압이 차단되면, 그 시점의 AC 전압이 C0으로 유지되지만, 그 후는, 저항(R1 및 R2 및 R3 또는 R4)을 통해 완만하게 방전된다. AC 입력 전압은, 저항(R1 및 R2)의 분압(分壓) 전압(Vin)을 통해 검출 회로(도 1의 우측부에 상세 회로가 도시되어 있음)에 의해 감시되고 있으며, 도 2의 우측 단에 나타낸 바와 같이, Vin가 기준 전압(Vref1) 이하로 저하되지 않는 상태가, AC 주기보다 긴 소정 시간 계속되었을 경우에, AC가 차단되어 있는 것으로 판정한다.

구체적으로 설명하면, 도 1의 우측부에 나타내어진 상세 회로는, 입력 전압(Vin)이 반전 입력 단자에 인가된 히스테리시스 특성을 갖는 제 1 비교기(CMP1)와, 비교기(CMP1)의 출력 단자에 게이트 단자가 접속된 스위치 MOSFET(Q1)과, MOSFET(Q1)과 전원 전압 단자(VDD)의 사이에 접속된 정전류원(定電流源; I1)과, Q1과 I1간의 결합 노드(N1)와 접지점의 사이에 접속된 용량(C1)을 갖는다. 정전류원(I1)은, Q1이 오프(OFF)인 기간에 용량(C1)을 정전류로 충전한다. 이로써, 노드(N1)의 전위(V1)가 서서히 상승하여, Q1이 온(ON) 되면 용량(C1)의 전하를 방전하여 전위(V1)를 급속히 떨어뜨림으로써, 톱니형 신호(saw tooth signal)를 생성한다.

또 전위(V1)가 비(非)반전 입력 단자에 인가된 히스테리시스 특성을 갖는 제 2 비교기(CMP2)와, 비교기(CMP2)의 출력 단자에 게이트 단자가 접속된 오픈 드레인의 출력 MOSFET(Q2)과, 제 1 비교기(CMP1)의 비반전 입력 단자에 인가되는 참조 전압(Vref1) 및 제 2 비교기(CMP2)의 반전 입력 단자에 인가되는 참조 전압(Vref2)을 생성하는 정전류원(I2), 다이오드(D3), 분압 저항(R5, R6)을 가지며, Q2의 드레인 단자가 출력 단자(OUT)에 접속되어 있다.

제 1 비교기(CMP1)는, 입력 전압(Vin)과 참조 전압(Vref1)을 비교하여, 입력 전압(Vin)이 Vref1보다 높아지면 출력이 로우 레벨로 떨어져(falling) MOSFET(Q1)을 오프시키고, Vin이 Vref1보다 낮아지면 출력이 하이 레벨로 올라가(rising) Q1을 온 시키도록 동작한다. Q1이 온 되면, Q1와 I1간의 결합 노드(N1)에 접속되어 있는 용량(C1)의 전하를 추출하기 때문에, 노드(N1)의 전위(V1)가 접지(接地) 전위로 변화한다. 제 2 비교기(CMP2)는, 노드(N1)의 전위(V1)와 참조 전압(Vref2)을 비교하여, V1이 Vref2보다 높아지면 출력이 로우 레벨로 떨어지도록 동작한다.

이러한 회로 구성의 동작을 더욱 설명하면, 도 2에 나타내는 기간(T1)과 같이, 다소 AC 전압이 저하되어도 제 1 비교기(CMP1)가 AC 파형을 검출하여 펄스를 계속해서 출력하기 때문에, 용량(C1)의 전하가 주기적으로 리셋되어 노드(N1)의 전위(V1)가 Vref2보다 높아지지 않고, 출력(Vout)은 그대로 하이 레벨인 채이다. 한편, 도 2에 나타내는 기간(T2)과 같이 AC 파형이 없어지면, 제 1 비교기(CMP1)가 펄스를 출력하지 않게 되어, 용량(C1)의 전하가 리셋되지 않게 된다. 이 때문에, V1이 Vref2보다 높아지며, 출력(Vout)이 로우 레벨로 변화하여, AC 전원의 차단(AC 입력 전압의 차단)을 외부에 알릴 수가 있다.

도 3 및 도 4는, 하기 특허 문헌 2에 나타내어져 있는 종래의 제 2 AC 입력 전압 차단 검출 회로와 그 동작을 설명하기 위한 도면이다. 도 3의 회로에서는, 도 1에 나타낸 종래의 제 1 AC 입력 전압 차단 검출 회로와 달리, 검출 전압의 리플(ripple) 성분을 AC 검출부(고대역 통과 필터)에서 취출(取出)하여, 이것을 정류 평활한 것이 기준 전압(Vr3)을 상회(上回)하고 있을 경우에는 AC 입력 전압이 접속되어 있는 것으로 판정하는 것이다.

보다 구체적으로 설명하면, 도 3의 회로의 차동 증폭기(22)는, 출력 전압 검출부(11)에 의한 출력 전원선(PL1, PL2)의 대지(對地) 전압 검출 신호의 차분치(差分値)를 구하여, AC 검출부(23)에 의해 리플 성분을 검출하고, 정류 평활부(24)에 의해 정류하고 평활화하여, 비교부(25)에 있어서 기준 전압(Vr3)과 비교한다. 그러나 콘덴서(C3)의 단락(短絡) 장해가 발생하면, 출력 전원선(PL1, PL2)의 선간(線間) 전압은 거의 제로(0)가 되어, 선간에 발생하는 리플 성분도 거의 제로가 된다. 이에 따라, 정류 평활부(24)의 출력 신호 레벨은 제로 또는 그에 가까운 값이 되어, 비교부(25)로부터 로우 레벨의 콘덴서 단락 장해 발생의 알람 신호가 출력된다.

도 4는 상기한 도 3에 있어서의 콘덴서 단락 장해 검출의 모습을 나타내는 파형도로서, 콘덴서(C1~C3)가 정상인 경우, 출력 전원선(PL1, PL2)에는, 스위칭 소자(Q1~Q4)에 의한 스위칭 주파수의 리플 성분을 포함하는 직류 전압이 인가되어 있으며, 출력 전압 검출부(11)에 의한 검출 신호는, (A)에 나타내는 바와 같이 리플 성분을 포함하는 직류 전압으로 되어 있으나, 콘덴서(C3)가 단락되면, 거의 0V가 된다. AC 검출부(23)는, (B)에 나타내는 바와 같이 리플 성분을 포함하는 전압을 검출하여, 콘덴서(C3)가 단락되면, 검출 신호는 0V가 된다. 이로써, 정류 평활부(24)의 정류 평활 출력 신호는, (C), (D)에 나타내는 바와 같이, 콘덴서(C3)가 단락되면, 0V가 된다. 그리고 정류 평활 출력 신호와 기준 전압(Vr3)을 비교하는 비교부(25)의 출력 신호는, (E)에 나타내는 바와 같이, 콘덴서(C3)가 정상인 경우에는, 하이 레벨이지만, 콘덴서(C3)의 단락 장해 발생에 의해, 로우 레벨의 0V가 된다. 이러한 로우 레벨의 신호를, 콘덴서 단락 장해 발생의 알람 신호로서 취출하도록 한다.

상기한 종래의 제 2 AC 검출 회로 방식이라면, 리플 성분만을 취출하여 콘덴서 단락 장해의 발생을 검출하고 있기 때문에, 검출 전압을 고정의 레벨과 비교하는 도 1에 나타낸 종래의 제 1 AC 입력 전압 차단 검출 회로와 같은 후술하는 문제는 발생하지 않는다.

상기한 종래의 제 1 AC 입력 전압 차단 검출 회로는, AC 입력 전압이 접속되어 있는 경우라 하더라도, 다이오드(D1, D2)로부터 검출 회로 측에 존재하는 용량 성분(기생 용량 외에, 써지(surge) 대책으로서 의도적으로 용량이 부가되는 경우도 있음)과, 이것을 방전하는 저항(R1, R2)에 의한 시정수(時定數)가 크면 입력 전압(Vin)이 참조 전압(Vref1)까지 저하되지 않는 경우가 있으며, 이러한 경우에는 AC 입력 전압이 차단되어 있는 것으로 잘못 판정한다는 문제가 있다. 이때, 고정의 AC 전압으로 사용하는 경우라면, AC 입력 전압의 피크치보다 조금 낮은 전압에 대응하는 참조 전압(Vref1)을 선택함으로써, 이러한 문제를 회피하는 것도 가능하기는 하지만, 월드 와이드(worldwide) 대응의 전원 사양으로 AC 입력 전압 범위가 넓어지면, 참조 전압(Vref1)의 선택 방식이 어려워진다는 문제가 있다.

또 상술한 종래의 제 2 AC 입력 전압 차단 검출 회로는, 종래의 제 1 AC 입력 전압 차단 검출 회로와 같이 잘못 판정하는 문제는 발생하지 않지만, 50Hz~60Hz 정도의 저주파 성분을 필터링·정류하려면, 커다란 저항 및/또는 용량이 필요해지기 때문에, AC 입력 전압 차단 검출 회로를 집적회로로 구성하기에는 적합하지 않다는 문제가 있다.

일본 특허 공개 공보 제2009－165305호(도 1~도 3) 일본 특허 공개 공보 제2009－89490호(도 2, 도 4)

상기와 같은 과제를 해결하기 위하여 본 발명의 목적은, 집적회로에 의한 구성에 적합하며, 검출 전압의 리플이 작은(검출 전압이 충분히 저하되지 않는) 경우라 하더라도, AC 입력 전압의 차단/접속의 판정이 가능한 AC 입력 전압 차단 검출 방법 및 회로를 제공하는 것이다.

상기의 목적을 달성하기 위하여, 본 발명의 AC 입력 전압 차단 검출 방법은, AC 입력 전압에 대응하는 검출 전압이 소정의 상한 전압과 하한 전압을 각각 갖는 3 이상의 계급 중 어느 계급에 속하는지를 상기 AC 입력 전압의 주기보다 짧은 주기로, 혹은 상시(常時) 판정하며, 상기 판정에 의해 속하는 것으로 된 계급이 소정 시간 내에 변화하지 않을 경우에는 상기 AC 입력 전압이 차단된 것으로 판정하는 것을 특징으로 한다.

또 본 발명의 AC 입력 전압 차단 검출 방법은, 상기에 있어서, 상기 검출 전압이 상기 상한 전압을 상회하면 하나 위의 계급에 속하는 것으로 판정하고, 상기 검출 전압이 상기 하한 전압을 하회하면 하나 아래의 계급에 속하는 것으로 판정하는 것을 특징으로 한다.

본 발명의 AC 입력 전압 차단 검출 방법에 의하면, 입력된 AC의 검출 전압의 리플이 작은(검출 전압이 충분히 저하되지 않는) 경우라 하더라도, AC 입력 전압의 차단/접속의 판정이 가능해진다.

또 본 발명의 AC 입력 전압 차단 검출 회로는, AC 입력 전압에 대응하는 검출 전압이 소정의 상한 전압과 하한 전압을 각각 갖는 3 이상의 계급 중 어느 계급에 속하는지를 판정하며, 상기 판정에 의해 속하는 것으로 된 계급이 소정 시간 내에 변화하지 않을 경우에는 상기 AC 입력 전압이 차단된 것으로 판정하는 AC 입력 전압 차단 검출 방법을 실현하기 위한 회로로서, 상기 검출 전압이 상기 상한 전압보다 큰 것을 판정하는 상한 전압 비교 회로와, 상기 검출 전압이 상기 하한 전압보다 작은 것을 판정하는 하한 전압 비교 회로와, 상기 상한 전압 비교 회로의 출력 결과에 따라 카운트 업(count-up) 동작을 행하고, 상기 하한 전압 비교 회로의 출력 결과에 따라 카운트 다운(count-down) 동작을 행하는 업 다운 카운터와, 상기 업 다운 카운터가 출력하는 디지털 값에 따라 상기 상한 전압과 상기 하한 전압을 출력하는 디지털 아날로그 변환기와, 상기 업 다운 카운터의 상기 카운트 업 동작 또는 상기 카운트 다운 동작에 의해 리셋되는 타이머 회로를 구비하고 있는 것을 특징으로 한다.

또 본 발명의 AC 입력 전압 차단 검출 회로는, 상기에 있어서, 상기 상한 전압 비교 회로와 상기 하한 전압 비교 회로는, 비교기를 시분할(時分割)로 교대로 사용함으로써, 하나의 비교기로 구성하는 것이 바람직하다.

또 본 발명의 AC 입력 전압 차단 검출 회로는, 상기에 있어서, 어떤 계급의 상한 전압과, 해당 계급의 하나 위의 계급의 하한 전압의 사이에는, 충분한 히스테리시스 폭을 부여하는 것이 바람직하다.

본 발명의 AC 입력 전압 차단 검출 회로에 의하면, AC 입력 전압 차단 검출 회로를 구성하는 회로 요소가 집적회로화가 용이한 요소로 실현 가능하기 때문에, 집적회로로 용이하게 실현할 수가 있다.

도 1은 종래의 제 1 AC 입력 전압 차단 검출 회로의 구성을 나타내는 도면이다.
도 2는 도 1에 나타낸 종래의 제 1 AC 입력 전압 차단 검출 회로의 동작 파형(波形)을 나타내는 도면이다.
도 3은 종래의 제 2 AC 입력 전압 차단 검출 회로의 구성을 나타내는 도면이다.
도 4는 도 3에 나타낸 종래의 제 2 AC 입력 전압 차단 검출 회로의 동작 파형을 나타내는 도면이다.
도 5는 본 발명의 실시 형태에 관한 AC 입력 전압 차단 검출 회로의 구성을 나타내는 도면이다.
도 6은 도 5에 나타낸 AC 입력 전압 차단 검출 회로의 동작 파형을 나타내는 도면이다.

이하, 본 발명의 실시의 형태를, 도면을 참조하면서 설명한다.

도 5는, 본 발명의 실시 형태에 관한 AC 입력 전압 차단 검출 회로의 구성을 나타내는 도면이다. 도 5에 나타내는 AC 입력 전압 차단 검출 회로는, 비교기(110)의 기준 전압으로서 계급 상한 전압(Vuref; 151) 또는 계급 하한 전압(Vdref; 152) 중 어느 하나를 선택하여 선택 회로 출력(131)으로서 출력하는 선택 회로(130)와, 선택 회로(130)를 제어하며, 또한, 비교기(110)의 출력에 따라 카운트 업 신호(121) 또는 카운트 다운 신호(122)를 생성하는 제어 로직(120)과, 제어 로직(120)으로부터의 카운트 업 신호(121)를 받아 카운트 업하고, 카운트 다운 신호(122)를 받아 카운트 다운하는 업 다운 카운터(140)와, 업 다운 카운터(140)가 출력하는 디지털 값에 따라 계급 상한 전압(Vuref; 151) 및 계급 하한 전압(Vdref; 152)을 출력하는 디지털 아날로그 변환기(150)와, 업 다운 카운터(140)에 대한 제어 로직(120)으로부터의 카운트 업 신호(121)에 의해 리셋되는 타이머 회로(160)에 의해 구성된다.

또한, 도 5에서는, 타이머 회로(160)는, 제어 로직(120)으로부터의 카운트 업 신호(121)에 의해 리셋되는 예를 나타내었으나, 이것으로 한정되지 않으며, 제어 로직(120)으로부터의 카운트 다운 신호(122)에 의해 리셋되는 구성이어도 무방하다. 또는, 카운트 업 신호(121)와 카운트 다운 신호(122)의 논리 합을 취한 것으로 리셋되는 구성이어도 무방하다. 또 도 5에서는, 검출 신호(Vin)의 검출 방법에 대해 구체적으로 설명하고 있지 않지만, 상기 검출 신호(Vin)는, AC 입력 전압을 전파(全波) 정류 혹은 반파(半波) 정류한 것을 분압(分壓)한 전압으로서, 예컨대 도 1에 나타낸 회로와 마찬가지로 하여 전파 정류한 것의 분압 전압을 검출할 수 있으며, 다이오드(D1)와 저항(R3)의 세트 혹은 다이오드(D2)와 저항(R4)의 세트 중 어느 하나를 생략하면 반파 정류한 것의 분압 전압을 검출할 수가 있다. 그리고 타이머 회로(160)는, 리셋이 걸리지 않고 계시(計時)를 완료하면, AC 입력 전압이 차단된 것으로 판단한다.

제어 로직(120)은, AC 입력 전압의 주기에 대하여 충분히 짧은 주기(단, 비교기(110)의 응답 속도에 문제가 없는 것이 전제)로, 이하의 (1)~(4)의 동작을 반복한다.

(1) 비교기(110)의 기준 전압으로서 제어 신호(123)에 의해 Vuref(151)를 선택하여 비교기(110)의 반전 입력 단자에 추가한다.

(2) 상한 전압 비교 ： 비교기(110)의 출력 결과가 Vin(100)＞Vuref(151)를 나타내고 있으면, 카운트 업 신호(121)를 출력한다(업 다운 카운터(140)의 출력 결과에 따라 Vuref, Vdref가 변화한다).

(3) 비교기(110)의 기준 전압으로서 제어 신호(123)에 의해 Vdref(152)를 선택하여 비교기(110)의 반전 입력 단자에 추가한다.

(4) 하한 전압 비교：비교기(110)의 출력 결과가 Vin(100)＜Vdref(152)를 나타내고 있으면, 카운트 다운 신호(122)를 출력한다(업 다운 카운터(140)의 출력 결과에 따라 Vuref, Vdref가 변화한다).

도 6은, 도 5에 나타낸 AC 입력 전압 차단 검출 회로의 동작 파형을 나타내는 도면이다. 또한, 도 6의 횡축(시간 축)에 평행한 파선(破線)은, 그래프의 눈금 선이다. 도 6에서는, 도시 예의 상단(上段)에 나타내는 검출 신호(Vin; 100)에 대한 계급 상한 전압(Vuref; 151)과 계급 하한 전압(Vdref; 152)의 변화(도시 예의 중간 단)의 모습을 나타내는 것이다. 검출 신호(Vin; 100)가 상승할 때에는, Vin(100)＞Vuref(151)가 되면 카운트 업 동작이 행해지고, 이에 따라 업 다운 카운터(140)의 출력이 변화하여 Vuref(151)와 Vdref(152)의 값이 계단형상으로 상승한다. 다시, Vin(100)＞Vuref(151)이 되었을 경우에는, 마찬가지로 재차 카운트 업 동작이 행해진다. 한편, 검출 신호(Vin; 100)가 저하될 때에는, Vin(100)＜Vdref(152)가 되면 카운트 다운 동작이 행해지며, 이에 따라 업 다운 카운터(140)의 출력이 변화하여 Vuref(151)와 Vdref(152)의 값이 계단형상으로 저하된다.

AC 입력 전압이 접속되어 있는 경우에는, 검출 신호(Vin; 100)가 소정의 주기로 어느 정도의 크기를 가진 변화를 나타내기 때문에, 카운트 업 신호(121) 및 카운트 다운 신호(122)가 제어 로직(120)으로부터 출력된다. 도 6의 하단(下段)에 리셋 신호(121)를 나타내는데, 타이머 회로(160)는, 카운트 업 신호(121(혹은 카운트 다운 신호(122))에 의해 리셋되도록 구성되어 있기 때문에, AC 입력 전압이 접속되어 있는 동안은, 타임 아웃이 발생하지 않는다.

한편, AC 입력 전압이 차단된 경우에는, 검출 신호(Vin; 100)는 완만하게 저하될 뿐이며, 제어 로직(120)으로부터 카운트 업 신호(121) 및 카운트 다운 신호(122)가 발생하지 않고, 타이머 회로(160)가 예컨대 50ms~100ms 계시(計時)하였으면 타임 아웃되어, 타이머 회로(160)로부터 AC 차단 검출 신호(161)가 출력된다.

도 6의 중간 단에 나타내는 예에서는, 상한 전압(Vuref; 151)과 하한 전압(Vdref; 152)이 각각 3개의 계급(디지털 값)을 갖는 예를 나타내고 있으며, 어떤 계급(디지털 값)에 대응하는 상한 전압(Vuref; 151)의 값은, 하나 위의 계급(디지털 값)에 대응하는 하한 전압(Vdref; 152)의 값보다 약간 높은 값으로 설정되어 있다. 즉, 검출 신호(Vin; 100)의 상승시에 카운트 업 신호(121)가 발생하는 레벨과, 저하시에 카운트 다운 신호(122)가 발생하는 레벨에 차이(히스테리시스 폭)가 생기도록 되어 있다. 이는, 계급의 전환 부근에서 카운트 값이 변동(fluctuation)하는 것을 방지하기 위함이다.

또한, 상한 전압 비교 회로와 하한 전압 비교 회로를, 제어 로직(120)과 선택 회로(130)를 사용함으로써, 하나의 비교기(110)를 시분할로 사용하는 구성 예에 대해 설명하고 있지만, 상한 전압 비교 회로와 하한 전압 비교 회로를 다른 비교기로 구성하는 것도 가능하다. 이 경우에는, AC 입력 전압에 대응하는 검출 전압이 소정의 상한 전압과 하한 전압을 각각 갖는 3 이상의 계급 중 어느 계급에 속하는지를 (상기와 같이 이산적(離散的)으로는 아니며) 상시 판정할 수 있으나, 각각의 비교기의 오프셋(offset) 편차(variability)의 영향을 고려하여, 상술한 히스테리시스 폭을 크게 해두는 것이 바람직하다.

(산업상의 이용 가능성)

본 발명의 AC 입력 전압 차단 검출 방법 및 회로는, AC 입력 전압 범위의 전원 사양이 좁은 일본 대응으로 한정되지 않으며, 보다 넓은 월드 와이드 대응의 전원 사양에도 적용할 수가 있다.

Claims

AC 입력 전압에 대응하는 검출 전압이 소정의 상한 전압과 하한 전압을 각각 갖는 3 이상의 계급 중 어느 계급에 속하는지를 상기 AC 입력 전압의 주기보다 짧은 주기로, 혹은 상시(常時) 판정하며, 상기 판정에 의해 속하는 것으로 된 계급이 소정 시간 내에 변화하지 않는 경우에는 상기 AC 입력 전압이 차단된 것으로 판정하는 것을 특징으로 하는 AC 입력 전압 차단 검출 방법.
제 1항에 있어서,
상기 검출 전압이 상기 상한 전압을 상회(上回)하면 하나 위의 계급에 속하는 것으로 판정하고, 상기 검출 전압이 상기 하한 전압을 하회(下回)하면 하나 아래의 계급에 속하는 것으로 판정하는 것을 특징으로 하는 AC 입력 전압 차단 검출 방법.
제 1항 또는 제 2항에 있어서,
어떤 계급에 대응하는 상기 상한 전압은, 그 하나 위의 계급의 상기 하한 전압보다 높은 것을 특징으로 하는 AC 입력 전압 차단 검출 방법.
AC 입력 전압에 대응하는 검출 전압이 소정의 상한 전압과 하한 전압을 각각 갖는 3 이상의 계급 중 어느 계급에 속하는지를 판정하며, 상기 판정에 의해 속하는 것으로 된 계급이 소정 시간 내에 변화하지 않는 경우에는 상기 AC 입력 전압이 차단된 것으로 판정하는 AC 입력 전압 차단 검출 방법을 실현하기 위한 회로로서, 상기 검출 전압이 상기 상한 전압보다 큰 것을 판정하는 상한 전압 비교 회로와, 상기 검출 전압이 상기 하한 전압보다 작은 것을 판정하는 하한 전압 비교 회로와, 상기 상한 전압 비교 회로의 출력 결과에 따라 카운트 업 동작을 행하고, 상기 하한 전압 비교 회로의 출력 결과에 따라 카운트 다운 동작을 행하는 업 다운 카운터와, 상기 업 다운 카운터가 출력하는 디지털 값에 따라 상기 상한 전압과 상기 하한 전압을 출력하는 디지털 아날로그 변환기와, 상기 업 다운 카운터의 상기 카운트 업 동작 또는 상기 카운트 다운 동작에 의해 리셋되는 타이머 회로를 구비하고 있는 것을 특징으로 하는 AC 입력 전압 차단 검출 회로.
제 4항에 있어서,
상기 상한 전압 비교 회로와 상기 하한 전압 비교 회로를, 하나의 비교기를 시분할로 교대로 사용하여 구성한 것을 특징으로 하는 AC 입력 전압 차단 검출 회로.
제 4항 또는 제 5항에 있어서,
어떤 계급에 대응하는 상기 상한 전압은, 그 하나 위의 계급의 상기 하한 전압보다 높은 것을 특징으로 하는 AC 입력 전압 차단 검출 회로.