JPS63310206A - 半導体集積回路における出力駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路における出力駆動回路に関し、
特に出力側を駆動するバイポーラトランジスタのペース
電流を負荷電流の変動に対して調整し一定のドライブ比
を得るようにした半導体集積回路における出力駆動回路
に関する。

〔従来の技術〕

従来、この種の出力駆動回路としては、バイポーラトラ
ンジスタを二段に用いて形成したものがある。

第５図は従来のかかる一例を示す出力駆動回路図である
。

された抵抗２１と、一端が第二の電源端子に且つ他端が
節点２５に接続された抵抗２２と、コレクタが節点２５
に、ベースが節点２４に且つエミッタが節点２６に接続
されたＮＰＮ型バイポーラトランジスタ２０と、一端が
節点２６に且つ他端が第一の電源端子５に接続された抵
抗２３と、コレクタが出力端子７に、ベースが節点２６
に且つエミッタが第一電源端子５に接続されたＮＰＮ型
バイポーラトランジスタ４とを有している。

この出力駆動回路は抵抗２１を介してバイポーラトラン
ジスタ２０のベース電流が第二の電源端子６より供給さ
れて能動状態となり、コレクタ電流が流れる。この時、
バイポーラトランジスタ２０のコレクタ電流は抵抗２２
により制限されている。

このバイポーラトランジスタ２０のベース電流乙コレク
タ電流の和がエミッタ電流となり、抵抗２３を流れる電
流とバイポーラトランジスタ４のベース電流とに分流す
る。これにより、バイポーラトランジスタ４は能動状態
となシ、出力端子７に接続されている負荷の駆動用電流
がとりだされる。

〔発明が解決しようとする問題点〕

上述した従来の出力駆動回路は、出力トランジスタ４の
ベース電流駆動を抵抗２３により制限しているが、負荷
電流の変動に依らずペース電流が一定となっている。従
って、負荷電流が小さい場合にはペース電流が過大にな
り、無駄な電力の消費となるという欠点がある。

一方、負荷電流が大きい場合にはペース電流が過少とな
るので、出力トランジスタ４のエミッタ・コレクタ間電
圧が大きくなり、コレクタ損失が大きくなるという欠点
がある。

また、出力トランジスタ４のエミッタ・コレクタ間電圧
は出力電圧であるので、負荷電流の変動に対し出力電圧
の変動が大きいという欠点も生ずる。

本発明の目的は、かかるバイポーラトランジスタのベー
ス電流を負荷電流の変動に対して調整し一定のドライブ
比を得ること、すなわち出力電力の変動を少なくするこ
と、および消費電力を少なくすることを実現する半導体
装置における出力駆動回路を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体集積回路における出力駆動回路は、エミ
ッタ訃よびコレクタをそれぞれ第一の電源端子および外
部出力端子に接続される第一のバイポーラトランジスタ
と、ベースおよびエミッタをそれぞれ前記第一のバイポ
ーラトランジスタのベースおよびエミッタに接続される
第二のバイポーラトランジスタと、第二の電源端子と前
記第二のバイポーラトランジスタのコレクタおよびベー
スとの間に接続されるカレントミラー回路とを有し、前
記カレントミラー回路により前記第二のバイポーラトラ
ンジスタのコレクタ電流に比例した電流を前記第一およ
び第二のバイポーラトランジスタのベース電流として供
給するように構成されるＯ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す出力駆動回路図で
ある。

第１図に示すように、点線で示す回路Ｃは、ソースが第
二電源端子６に、ゲートおよびドレインがともに節点８
に接続されたＰ型ＭＯ８）ランジスタ１と、ソースが第
二電源端子６に、ゲートが節点８に且つドレインが節点
９に接続されたＰ型ＭＯ８）ランジスタ２とからなるカ
レントミラー回路である。

本実施例の出力駆動回路は、上記カレントミラー回路Ｃ
に加え、コレクタが出力端子７に、ペースが節点９に且
つエミッタが第一電源端子５に接続されたＮＰＮ型バイ
ポーラトランジスタ（第一のバイポーラトランジスタ）
４と、コレクタが節点８に、ペースが節点９に且つエミ
ッタが第一電源端子５に接続されたＮＰＮ型バイポーラ
トランジスタ３（第二のバイポーラトランジスタ）と金
めＰ型ＭＯ８）ランジスタ１に対しＰ型ＭＯ８）ランジ
スタ２に流れる電流の大きさに比率を与えるもので、Ｐ
型ＭＯ８）ランジスタ１のドレイン電流のに倍の電流が
Ｐ型ＭＯＳトランジスタ２のドレイン電流として流れる
様にして−ある。また、第一のバイポーラトランジスタ
４に対し第二のバイポーラトランジスタ３に流れる電流
の大きさに比率を与え、第一のバイポーラトランジスタ
４のエミッタ電流の１７Ｌ倍の電流が第二のバイポーラ
トランジスタ３のエミッタ電流として流れる様にしであ
る。尚、上述のに、Ｌは１より大きい数である。

このように構成することにより、第一のバイポーラトラ
ンジスタ４のコレクタ電流のに／Ｌ倍の電流がＰ型ＭＯ
８）ランジスタ２のドレイン電流として流れる。ここで
、Ｌを十分に大きい値に選べば、第一のバイポーラトラ
ンジスタ４のペース電流に対する第二のバイポーラトラ
ンジスタ３のベース電流の比率は小さくなり、Ｐ型ＭＯ
８）ランジスタ２のドレイン電流の全んどが第一のバイ
ポーラトランジスタ４のベース電流となる。

以上により、第一のバイポーラトランジスタ４には、常
時負荷電流と一定の比尤にあるペース電流が流れること
になる。

第２図は本発明の第二の実施例を示す出力駆動回路図で
ある。

第２図に示すように、カレントミラー回路Ｃは、エミッ
タが第二電源端子６に２、ペースおよびコレクタが節点
８に接続されたＰＮＰ型バイポーラトランジスタ１０と
、エミッタが第二電源端子６にペースが節点８に且つコ
レクタが節点９に接続されたＰＮＰ型バイポーラトラン
ジスタ１１とから構成される。また、第一のバイポーラ
トランジスタはコレクタが出力端子７に、ペースが接点
９に且つエミッタが第一電源端子５に接続されたＮＰＮ
型バイポーラトランジスタ４であり、第二のバイポーラ
トランジスタはコレクタが節点８に、ペースが節点９に
且つエミッタが第一電源端子５に接続されたＮＰＮ型バ
イポーラトランジスタ３である。

かかる構成の出力駆動回路の動作は、第１図に示しだカ
レントミラー回路ＣがＰＮＰ型バイポーラトランジスタ
１０．１１に置換えられている点を除いては同様の動作
を行う。

第３図は本発明の第三の実施例を示す出力駆動回路図で
ある。

第３図に示すように、カレントミラー回路Ｃは、ドレイ
ンおよびゲートが節点１６に　ソースが第ア 二電源端子６に接続されたＮ型ＭＯ８）ランジスタ１４
と、ドレインが節点１７に、ゲートが節点１６に且つソ
ースが第二電源端子６に接続されたＮ型ＭＯ８）ランジ
スタ１５とから構成され、第一のバイポーラトランジス
タはエミッタが第一電源端子５に、ペースが節点１７に
且つコレクタが出力端子７に接続されたＰＮＰ型バイポ
ーラトランジスター３からなり、また第二のバイポーラ
トランジスタはエミッタが第一電源端子５に、ペースが
節点１７に且つコレクタが節点１６に接続されたＰＮＰ
型バイポーラトランジスター２からなる。

本実施例は第１図に示した第一の実施例におけるＮＰＮ
型バイポーラトランジスタ３，４ｔ＝ＰＮＰ型バイポー
ラトランジスタ１２．１３に置換え、同様にカレントミ
ラー回路Ｃを構成するＰ型Ｍｏｓトランジスタ１．２を
Ｎ型ＭＯＳトランジスタ１４．１５に置換えたものであ
り、回路の動作原理は前記第一の実施例と同様である。

第４図は本発明の第四の実施例を示す出力駆動回路図で
ある。

第４図に示すように、カレントミラー回路Ｃは、コレク
タおよびペースが節点１６に１．エミヅタが第二電源端
子６に接続されたＮＰＮ型バイポーラトランジスタ１８
と、コレクタが節点１７に１．ベースが節点１６に且つ
エミッタが第二電源端子６に接続されたＮＰＮ型バイポ
ーラトランジスタ１９とから構成され、また第一のバイ
ポーラトランジスタはエミャタが第一電源端子５に１．
ベースが節点１７に且つコレクタが出力端子７に接続さ
れたＰＮＰ　盤バイポーラトランジスタ１３からなシ、
第二のバイポーラトランジスタはエミッタが第一電源端
子５にソベースが節点１７に且つコレクタが節点１６に
接続されたＰＮＰ型バイポーラトランジスタ１２からな
る。

本実施例は第２図に示した第二の実施例におけるＮＰＮ
型バイポーラトランジスタ３．．１ｔ−ＰＮＰ型バイポ
ーラトランジスタ１２．１３に置換え、同様にカレント
ミラー回路を構成するＰＮＰ型バイポーラトランジスタ
１０．１１をＮＰＮＪバイポーラトランジスタ１８．１
９に置換えたものであυ、回路の動作原理は前記第一お
よび前記第二の実施例と等しいものである。

〔発明の効果〕

以上説明したように、本発明は出力端子側を駆動するバ
イポーラトランジスタのペース電流が負荷電流に対し一
定の比率となること、即ちドライブ比が負荷電流値に依
らず一定となることにより、負荷電流が小さい場合にペ
ース電流が過大となって損失が大きくなるということが
ないという効果がある。

また、負荷電流が大きい場合にも十分なペース電流が供
給されコレクタ損失の増大とはならないという効果があ
る。

更に、負荷変動全体を通じて出力電圧の変動が小さくな
るという効果もある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す出力駆動回路図、
第２図は本発明の第二の実施例を示す出力駆動回路図、
第３図は本発明の第三の実施例を示す出力駆動回路図、
第４図は本発明の第四の実施例を示す出力駆動回路図、
第５図は従来の一例を示す出力駆動回路図である。 １．２・・・・・・Ｐ型ＭＯ８）ランジスタ、３．４゜
１８．１９・・・・・・ＮＰＮ型バイポーラトランジス
タ、５・・・・・・第一電源端子、６・・・・・・第二
電源端子、７・・・・・・出力端子、８，９，１６．１
７・・・・・・節点、１０〜１３・・・・・・ＰＮＰＮ
ＰＮバイポーラトランジスタ１８５・・・・・・Ｎ型Ｍ
Ｏ８）ランジスタ、Ｃ・・・・・・カレントミラー回路
。 、；）５、 代理人　弁理士　　内　原　　　日ｌ　　。 第　１７ 晃２刀 晃３区 月４凹 第５図

Claims (5)

【特許請求の範囲】
1. （１）エミッタおよびコレクタをそれぞれ第一の電源端
   子および外部出力端子に接続される第一のバイポーラト
   ランジスタと、ベースおよびエミツタをそれぞれ前記第
   一のバイポーラトランジスタのベースおよびエミッタに
   接続される第二のバイポーラトランジスタと、第二の電
   源端子と前記第二のバイポーラトランジスタのコレクタ
   およびベースとの間に接続されるカレントミラー回路と
   を有し、前記カレントミラー回路により前記第二のバイ
   ポーラトランジスタのコレクタ電流に比例した電流を前
   記第一および前記第二のバイポーラトランジスタのベー
   ス電流として供給することを特徴とする半導体集積回路
   における出力駆動回路。
2. （２）第一のバイポーラトランジスタおよび第二のバイ
   ポーラトランジスタをともにＮＰＮ型バイポーラトラン
   ジスタとし、カレントミラー回路をＰ型ＭＯＳトランジ
   スタにより構成した特許請求の範囲第１項記載の半導体
   集積回路における出力駆動回路。
3. （３）第一のバイポーラトランジスタおよび第二のバイ
   ポーラトランジスタをともにＮＰＮ型バイポーラトラン
   ジスタとし、カレントミラー回路をＰＮＰ型バイポーラ
   トランジスタにより構成した特許請求の範囲第１項記載
   の半導体集積回路における出力駆動回路。
4. （４）第一のバイポーラトランジスタおよび第二のバイ
   ポーラトランジスタをともにＰＮＰ型バイポーラトラン
   ジスタとし、カレントミラー回路をＮ型ＭＯＳトランジ
   スタにより構成した特許請求の範囲第１項記載の半導体
   集積回路における出力駆動回路。
5. （５）第一のバイポーラトランジスタおよび第二のバイ
   ポーラトランジスタをともにＰＮＰ型バイポーラトラン
   ジスタとし、カレントミラー回路をＮＰＮ型バイポーラ
   トランジスタにより構成した特許請求の範囲第１項に記
   載の半導体集積回路における出力駆動回路。