JPS63306668A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63306668A JPS63306668A JP62142268A JP14226887A JPS63306668A JP S63306668 A JPS63306668 A JP S63306668A JP 62142268 A JP62142268 A JP 62142268A JP 14226887 A JP14226887 A JP 14226887A JP S63306668 A JPS63306668 A JP S63306668A
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-
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-
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- Y10S438/913—Diverse treatments performed in unitary chamber
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、薄膜トランジスタ（ＴＰＴ ： Ｔｈｉｎ
ＦｉｌｍＴｒａｎｓｉｓｔｏｒ ）の製造方法に関する
ものである。
ＦｉｌｍＴｒａｎｓｉｓｔｏｒ ）の製造方法に関する
ものである。
（従来の技術）
非晶質Ｓ ｉ （ａ −Ｓｉ ： Ａｍｏｒｐｈｏｕｓ
Ｓｉ ）を用いた薄膜トランジスタは、高いスイッチ
ング比を有すること、ガラス基板が利用できる低温工程
で製造できるなどの特徴があり、アクティブマトリック
ス型液晶ディスプレイなどに使用されている。
Ｓｉ ）を用いた薄膜トランジスタは、高いスイッチ
ング比を有すること、ガラス基板が利用できる低温工程
で製造できるなどの特徴があり、アクティブマトリック
ス型液晶ディスプレイなどに使用されている。
第２図は、そのａ−Ｓｉ薄膜トランジスタの従来の製造
工程を示す断面図である。
工程を示す断面図である。
まず、第２図（ａｔに示すようにガラス基板などからな
る絶縁物基板１１上に、真空蒸着法またはスノξツタ法
によりニクロム（ＮｉＣｒ）、クロム（Ｃｒ ）または
タングステン（Ｗ）などよりなる第１の金属層を１００
〜５ｏｏｏｆ程′度被着し、その第１の金属層をノぐタ
ーニングすることによりゲート′社極１２を形成する。
る絶縁物基板１１上に、真空蒸着法またはスノξツタ法
によりニクロム（ＮｉＣｒ）、クロム（Ｃｒ ）または
タングステン（Ｗ）などよりなる第１の金属層を１００
〜５ｏｏｏｆ程′度被着し、その第１の金属層をノぐタ
ーニングすることによりゲート′社極１２を形成する。
次に、そのゲート電極１２を有する基板１１上の全面に
、ＮＨ３とＳｉＨ４を主成分ガスとして用いたグロー放
電法によりゲート絶縁膜としてシリコン窒化膜（ＳｉＮ
ｘ＋１３を０．１〜１．０μｍ程度の膜厚に形成する。
、ＮＨ３とＳｉＨ４を主成分ガスとして用いたグロー放
電法によりゲート絶縁膜としてシリコン窒化膜（ＳｉＮ
ｘ＋１３を０．１〜１．０μｍ程度の膜厚に形成する。
更に、その上に、同−装置内で真空を破らずに、ＳｉＨ
４ガスを用いたグロー放電法によシ半導体層としてａ−
Ｓｉ膜１４を０．０１〜１．０μｍ程度堆積させる。
４ガスを用いたグロー放電法によシ半導体層としてａ−
Ｓｉ膜１４を０．０１〜１．０μｍ程度堆積させる。
その後、ホトリンとドライエツチング、具体的にはＣＦ
４＋Ｏ，ガスを用いたプラズマエツチングにより前記ａ
−ＳｉＭ１４とシリコン窒化膜１３をノぞターニングし
、それらを第２図（ｂ）に示すように素子領域にのみ残
す。その後、同図に示すようにアルミニウム（Ａｔ）か
らなる第２の金属層１５を真空蒸着法により０．２〜２
．ＯｆｉｔｔＬ ｕ度ａ−Ｓｉ膜１４上に被着する。
４＋Ｏ，ガスを用いたプラズマエツチングにより前記ａ
−ＳｉＭ１４とシリコン窒化膜１３をノぞターニングし
、それらを第２図（ｂ）に示すように素子領域にのみ残
す。その後、同図に示すようにアルミニウム（Ａｔ）か
らなる第２の金属層１５を真空蒸着法により０．２〜２
．ＯｆｉｔｔＬ ｕ度ａ−Ｓｉ膜１４上に被着する。
そして、その第２の金属層１５をパターニングして第２
図（ｃ）に示すようにドレイン電極１５ａとソース電＠
１５ｂを前記ａ−Ｓｉ膜１４上に形成することによシ、
ａ−Ｓｉ薄膜トランノスメが完成する。
図（ｃ）に示すようにドレイン電極１５ａとソース電＠
１５ｂを前記ａ−Ｓｉ膜１４上に形成することによシ、
ａ−Ｓｉ薄膜トランノスメが完成する。
（発明が解決しようとする問題点）
しかしながら、上記従来の方法のように、ただ単に同一
装置内でゲート絶縁膜（シリコン窒化膜１３）と半導体
層（ａ−Ｓｉ膜１４）を連続成膜するだけでは、ゲート
絶縁膜とａ−Ｓｉ半導体層との界面状態を改善できず、
薄膜トランジスタのスイエ エ。、。
装置内でゲート絶縁膜（シリコン窒化膜１３）と半導体
層（ａ−Ｓｉ膜１４）を連続成膜するだけでは、ゲート
絶縁膜とａ−Ｓｉ半導体層との界面状態を改善できず、
薄膜トランジスタのスイエ エ。、。
ッチ比（Ｏｎ／ 比）、移動量（μ）は小さく、ス
レッシュホールド電圧（Ｖｔ）は大きいという問題があ
った。このため、トランジスタのサイズを小さくできな
いなど製作上の問題、および液晶ディスプレイに利用し
た場合の該液晶ディスプレイの高精細化の面で問題を残
している。
レッシュホールド電圧（Ｖｔ）は大きいという問題があ
った。このため、トランジスタのサイズを小さくできな
いなど製作上の問題、および液晶ディスプレイに利用し
た場合の該液晶ディスプレイの高精細化の面で問題を残
している。
この発明は上記の点に鑑みなされたもので、スイッチ比
や移動量など薄膜トランジスタの特性を向上させること
ができる７１１膜トランジスタの製造方法を提供するこ
とを目的とする。
や移動量など薄膜トランジスタの特性を向上させること
ができる７１１膜トランジスタの製造方法を提供するこ
とを目的とする。
（問題点を解決するための手段）
この発明は、薄膜トランジスタの製造方法において、同
一装置内で真空を破らずにゲート絶縁膜とａ−Ｓｉ半導
体層を連続成膜する過程において、ａ−Ｓｉ半導体層を
堆積させる前にＨ２プラズマでゲート絶縁膜表面を処理
するものである。
一装置内で真空を破らずにゲート絶縁膜とａ−Ｓｉ半導
体層を連続成膜する過程において、ａ−Ｓｉ半導体層を
堆積させる前にＨ２プラズマでゲート絶縁膜表面を処理
するものである。
（作 用）
上記のようにａ−Ｓｉ半導体層を堆積させる前にＨ冨プ
ラズマでゲート絶縁膜表面を処理すると、骸ゲート絶縁
膜とａ−Ｓｉ半導体層との界面状態が改善され、完成し
た薄膜トランジスタにおいてオン電流（スイッチ比）お
よび移動度は増大し、スレッシュホールド電圧は低下ス
ル。
ラズマでゲート絶縁膜表面を処理すると、骸ゲート絶縁
膜とａ−Ｓｉ半導体層との界面状態が改善され、完成し
た薄膜トランジスタにおいてオン電流（スイッチ比）お
よび移動度は増大し、スレッシュホールド電圧は低下ス
ル。
（実施列）
以下この発明の一実施例を図面を参照して説明する。た
だし、参照図面としては工程図のみを第１１、Ｆ７示す
。各工程における素子の断面のは第２図の従来と同様で
あるので、ここでは省略するこｃ５とする、 まず、ガラス基板などからなる絶縁物基板上に第１図の
工程イで示すようにゲート底桟を形成する。その形成法
は従来と同様である。
だし、参照図面としては工程図のみを第１１、Ｆ７示す
。各工程における素子の断面のは第２図の従来と同様で
あるので、ここでは省略するこｃ５とする、 まず、ガラス基板などからなる絶縁物基板上に第１図の
工程イで示すようにゲート底桟を形成する。その形成法
は従来と同様である。
次Ｃ（、前記ゲート′ｔｌＬ極を形成した前記絶縁物基
板上に、同一装置内でｔｃ窒を破らずに第１図の工稈口
および二に示すようにゲート絶ｈｂとａ−ＳｉＩｆ；！
（半導体層）を連続的に形成するが、この一実施例で
は、前記ゲート絶縁膜の形成泌、ａ −Ｓ ｉ膜全形成
する前に第１−の工、Ｎノ・で示すようンこゲート絶縁
膜の表面をＨｚプラズマで処理する。ここで、Ｈ，プラ
ズマは、１００％Ｈｚガスを用いてグロー放電法によシ
発生させた。また、その際、基板温度を２００〜３００
℃、ガス流量１０８ＣＣＭ 〜１０００８ＣＣｌｌＩガ
ス圧力５０ ｐａ 〜４００ｐａ、ＲＦＡワー密度Ｕ、
００５〜０．５ｗ／、Ｈに設定し、放電時間（処理時間
）は１分〜６０分と設定した。
板上に、同一装置内でｔｃ窒を破らずに第１図の工稈口
および二に示すようにゲート絶ｈｂとａ−ＳｉＩｆ；！
（半導体層）を連続的に形成するが、この一実施例で
は、前記ゲート絶縁膜の形成泌、ａ −Ｓ ｉ膜全形成
する前に第１−の工、Ｎノ・で示すようンこゲート絶縁
膜の表面をＨｚプラズマで処理する。ここで、Ｈ，プラ
ズマは、１００％Ｈｚガスを用いてグロー放電法によシ
発生させた。また、その際、基板温度を２００〜３００
℃、ガス流量１０８ＣＣＭ 〜１０００８ＣＣｌｌＩガ
ス圧力５０ ｐａ 〜４００ｐａ、ＲＦＡワー密度Ｕ、
００５〜０．５ｗ／、Ｈに設定し、放電時間（処理時間
）は１分〜６０分と設定した。
このように、間にＨ３プラズマ処理を挾んでゲート絶に
膜とａ−Ｓｉ膜を連続的に形成したならば、次にそれら
を第１図の工程ホに示すようにノぞターニングし素子領
域にのみ残す。
膜とａ−Ｓｉ膜を連続的に形成したならば、次にそれら
を第１図の工程ホに示すようにノぞターニングし素子領
域にのみ残す。
そして、素子領域にのみ残ったａ−Ｓｉ膜（活性層）上
に第１図の工程へに示すようにソース・ドレイン電極を
形成し、さらに全面に第１図の工程トに示すように保Ｗ
ｌ膜を形成することにより薄膜トランジスタが完成する
。
に第１図の工程へに示すようにソース・ドレイン電極を
形成し、さらに全面に第１図の工程トに示すように保Ｗ
ｌ膜を形成することにより薄膜トランジスタが完成する
。
本発明者は、実際に薄膜トランジスタを炸裂して、該薄
膜トランジスタの動作特性とＨｓｆラズマ処理の関係を
、Ｖｃ−ＩＤ特性、移動度（μ）、スレッシュホールド
電圧（ＶＴ）に着目して検討した。
膜トランジスタの動作特性とＨｓｆラズマ処理の関係を
、Ｖｃ−ＩＤ特性、移動度（μ）、スレッシュホールド
電圧（ＶＴ）に着目して検討した。
その結果を下記第１表に示す。なお、トランジスターサ
イズはチャネルＩｔ＠（Ｗ）／チャネル長さくＬ）ミ１
００ ／ １ ｏμ講である。
イズはチャネルＩｔ＠（Ｗ）／チャネル長さくＬ）ミ１
００ ／ １ ｏμ講である。
８ｇ１表
上記表より明ら力為なように、Ｈｚプ７．ｒマ処理すれ
ば、著しくオン電流（スイッチ比）および移動度り増大
し、スレッシュホールド電圧は低下する。
ば、著しくオン電流（スイッチ比）および移動度り増大
し、スレッシュホールド電圧は低下する。
したがって、Ｈ３プラズマ処理すれば、薄膜トランジス
タのサイズを小さくし得るとともに、そのトランジスタ
を液晶ディスプレイに利用して該液晶ディスプレイの高
精細化を容易とする。
タのサイズを小さくし得るとともに、そのトランジスタ
を液晶ディスプレイに利用して該液晶ディスプレイの高
精細化を容易とする。
（発明の効果）
以上詳述したように、この発明の薄膜トランジスタの製
造方法てよれば、ゲート絶縁膜とａ−Ｓｉ半導体層を連
続して形成する際に、ゲート絶縁膜の表面をＨ１プラズ
マによシ処理することにより、ゲート絶縁膜とａ−Ｓｉ
半導体層の界面状態が改善され、完成した薄膜トランジ
スタにおいて特性を著しく向上させることができるもの
であり、その結果として＃膜トランソスタのサイズを／
Ｊ＼さくし得るとともに、そのトランジスタを液晶ディ
スプレイに利用して該液晶ディスプレイの高精細化を可
能とする。
造方法てよれば、ゲート絶縁膜とａ−Ｓｉ半導体層を連
続して形成する際に、ゲート絶縁膜の表面をＨ１プラズ
マによシ処理することにより、ゲート絶縁膜とａ−Ｓｉ
半導体層の界面状態が改善され、完成した薄膜トランジ
スタにおいて特性を著しく向上させることができるもの
であり、その結果として＃膜トランソスタのサイズを／
Ｊ＼さくし得るとともに、そのトランジスタを液晶ディ
スプレイに利用して該液晶ディスプレイの高精細化を可
能とする。
第１因はこの発明の薄膜トランジスタの製造方法の一実
施例を示す工程図、第２図は従来の薄膜トランジスタの
製造方法を示す工程断面図である。 特許出願人 沖電気工業株式会社 、ｔＪ七明−項方色背シエ斗１区 第１図
施例を示す工程図、第２図は従来の薄膜トランジスタの
製造方法を示す工程断面図である。 特許出願人 沖電気工業株式会社 、ｔＪ七明−項方色背シエ斗１区 第１図
Claims (1)
- 【特許請求の範囲】 絶縁物基板上にゲート電極を形成した後、その基板上
に同一装置内で真空を破らずにゲート絶縁膜とａ−Ｓｉ
半導体層を連続的に形成し、その後、前記半導体層とゲ
ート絶縁膜をパターニングして素子領域にのみ残した後
、残存半導体層上にソース・ドレイン電極を形成するよ
うにした薄膜トランジスタの製造方法において、 同一装置内で真空を破らずにゲート絶縁膜とａ−Ｓｉ半
導体層を連続的に形成する過程において、ａ−Ｓｉ半導
体層を形成する前にＨ＿２プラズマでゲート絶縁膜表面
を処理することを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142268A JPH0640550B2 (ja) | 1987-06-09 | 1987-06-09 | 薄膜トランジスタの製造方法 |
| US07/201,967 US4859617A (en) | 1987-06-09 | 1988-06-03 | Thin-film transistor fabrication process |
| EP88109197A EP0294802B1 (en) | 1987-06-09 | 1988-06-09 | Thin-film transistor fabrication process |
| DE8888109197T DE3876303T2 (de) | 1987-06-09 | 1988-06-09 | Verfahren zur herstellung eines duennschichttransistors. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142268A JPH0640550B2 (ja) | 1987-06-09 | 1987-06-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306668A true JPS63306668A (ja) | 1988-12-14 |
| JPH0640550B2 JPH0640550B2 (ja) | 1994-05-25 |
Family
ID=15311400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142268A Expired - Lifetime JPH0640550B2 (ja) | 1987-06-09 | 1987-06-09 | 薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4859617A (ja) |
| EP (1) | EP0294802B1 (ja) |
| JP (1) | JPH0640550B2 (ja) |
| DE (1) | DE3876303T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214002A (en) * | 1989-10-25 | 1993-05-25 | Agency Of Industrial Science And Technology | Process for depositing a thermal CVD film of Si or Ge using a hydrogen post-treatment step and an optional hydrogen pre-treatment step |
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