JPS63300569A - ツエナ−ザツプダイオ−ド - Google Patents
ツエナ−ザツプダイオ−ドInfo
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- JPS63300569A JPS63300569A JP13688687A JP13688687A JPS63300569A JP S63300569 A JPS63300569 A JP S63300569A JP 13688687 A JP13688687 A JP 13688687A JP 13688687 A JP13688687 A JP 13688687A JP S63300569 A JPS63300569 A JP S63300569A
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- Japan
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- 239000004065 semiconductor Substances 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はツェナーザップダイオードに係り、特に、抵抗
値調整用のツェナーザップダイオードに関する。
値調整用のツェナーザップダイオードに関する。
［従来の技術］
従来この種のツェナーザップダイオードとしては、例え
ば第４ａ図乃至第４ｂ図に示されているようなものが知
られている（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕ ｉ ｔｓ、１
９７６年１２月、Ｖｏｌ、５Ｃ−１０、Ｎｏ、６．４１
２頁〜４１６頁、 「 ＡＰ ｒ ｅ ｃ ｉ ｓ ｉ
ｏ ｎ Ｔ ｒ ｉ ｍ Ｔ ｅ ｃ １＞ ｎ
１（１ｕｅ ｆｏｒ Ｍｏｎｏｌｉｔｈｉｃ
Ａｎａｌｏｇ Ｃ１ｒｃｕｉｔｓＪの第７図参照）。
ば第４ａ図乃至第４ｂ図に示されているようなものが知
られている（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕ ｉ ｔｓ、１
９７６年１２月、Ｖｏｌ、５Ｃ−１０、Ｎｏ、６．４１
２頁〜４１６頁、 「 ＡＰ ｒ ｅ ｃ ｉ ｓ ｉ
ｏ ｎ Ｔ ｒ ｉ ｍ Ｔ ｅ ｃ １＞ ｎ
１（１ｕｅ ｆｏｒ Ｍｏｎｏｌｉｔｈｉｃ
Ａｎａｌｏｇ Ｃ１ｒｃｕｉｔｓＪの第７図参照）。
図において、４０１はｎ型のエピタキシャル層であり、
このエピタキシャル層４０１にはｐ型のベース領域４０
２が形成されている。ベース領域４０２内にはｎ串型の
エミッタ領域４０３が形成されており、エピタキシャル
層４０１は酸化膜４０４に被われている。酸化膜４０４
にはベースコンタクト窓４０５とエミッタコンタクト窓
４０６とが互いに対向して形成されており、これらの窓
４０５．４０６と介してベース電極４０７とエミッタ電
極４０８とがベース領域４０２とエミッタ領域４０３と
に接触している。
このエピタキシャル層４０１にはｐ型のベース領域４０
２が形成されている。ベース領域４０２内にはｎ串型の
エミッタ領域４０３が形成されており、エピタキシャル
層４０１は酸化膜４０４に被われている。酸化膜４０４
にはベースコンタクト窓４０５とエミッタコンタクト窓
４０６とが互いに対向して形成されており、これらの窓
４０５．４０６と介してベース電極４０７とエミッタ電
極４０８とがベース領域４０２とエミッタ領域４０３と
に接触している。
［発明が解決しようとする問題点コ
上記従来のツエナーザツブダイオードではベース電極と
エミッタ電極とが互いに対向してベース領域とエミッタ
領域とに接触していたので、ベース−エミッタ接合が降
伏した後の抵抗値はベース電極からベース−エミッタ接
合までの距離に対応する。ところがこの距離は窓を形成
したときの目合わせのずれに依存しており、ベース電極
がベース−エミッタ接合の近くに設けられると、低電圧
側でツエナーザップが発生し、反対にベース電極がベー
ス−エミッタ接合から遠くに設けられると高電圧側でツ
エナーザップが発生する。従って、従来のツェナーザッ
プダイオードではツエナーザップの発生する電圧にバラ
つきが発生し易いという問題点があった。
エミッタ電極とが互いに対向してベース領域とエミッタ
領域とに接触していたので、ベース−エミッタ接合が降
伏した後の抵抗値はベース電極からベース−エミッタ接
合までの距離に対応する。ところがこの距離は窓を形成
したときの目合わせのずれに依存しており、ベース電極
がベース−エミッタ接合の近くに設けられると、低電圧
側でツエナーザップが発生し、反対にベース電極がベー
ス−エミッタ接合から遠くに設けられると高電圧側でツ
エナーザップが発生する。従って、従来のツェナーザッ
プダイオードではツエナーザップの発生する電圧にバラ
つきが発生し易いという問題点があった。
本発明の目的はツェナーザップの発生する電圧にバラつ
きの少ないダイオードを提供することである。
きの少ないダイオードを提供することである。
［問題点を解決するための手段］
本発明は一導電型の半導体領域と、該半導体領域の表面
部に形成された反対導電型の第１領域と、該第１領域の
表面部に形成された一導電型の第２領域と、上記半導体
領域の表面を被う絶縁膜と、該絶縁膜を通過して第１領
域に接触するアノード電極と、上記絶縁膜を通過して上
記第２領域に接触するカソード電極とを備えたツェナー
ザップダイオードにおいて、上記アノード電極はカソー
ド電極の少なくとも両側に位置することを特徴としてい
る。
部に形成された反対導電型の第１領域と、該第１領域の
表面部に形成された一導電型の第２領域と、上記半導体
領域の表面を被う絶縁膜と、該絶縁膜を通過して第１領
域に接触するアノード電極と、上記絶縁膜を通過して上
記第２領域に接触するカソード電極とを備えたツェナー
ザップダイオードにおいて、上記アノード電極はカソー
ド電極の少なくとも両側に位置することを特徴としてい
る。
［発明の作用コ
上記構成に係るツェナーザップダイオードでは、アノー
ド電極から第１領域と第２領域との接合までの抵抗値を
安定させることができる。
ド電極から第１領域と第２領域との接合までの抵抗値を
安定させることができる。
即ち、カソード電極を幅のない長さＷとし、アノード電
極から第２領域までの距離を１．目合わせずれによる偏
位をΔｌ、第１領域の層抵抗をρとすると、従来の第１
領域の抵抗ｒ１は、ｒｌ＝ρ ｌ（１＋Δｌ／１）／ｉ となるが、本発明の構造では、第１領域の抵抗ｒ２は、 となり、第１領域の抵抗のバラつきが従来例に比べて△
ｌ／１倍に縮小される。
極から第２領域までの距離を１．目合わせずれによる偏
位をΔｌ、第１領域の層抵抗をρとすると、従来の第１
領域の抵抗ｒ１は、ｒｌ＝ρ ｌ（１＋Δｌ／１）／ｉ となるが、本発明の構造では、第１領域の抵抗ｒ２は、 となり、第１領域の抵抗のバラつきが従来例に比べて△
ｌ／１倍に縮小される。
［実施例コ
以下本発明の実施例につき図面を参照して説明する。
第１ａ図乃至第１ｂ図は本発明の第１実施例であり、本
発明を高耐圧系のリニア集積回路に適用した例である。
発明を高耐圧系のリニア集積回路に適用した例である。
図において、１０１は、燐の濃度が１０１５／ｃｍ’、
厚さ１５ミクロンのｎ型エピタキシャル層であり、１０
２は接合深さ２ミクロン、層抵抗１５０オームの第１領
域としてのｐ型ベース層である。１０３は接合深さ１．
５ミクロン、層抵抗ｌＯオームの第２領域としてのｎ十
型エミッタ層であり、１０４は厚さ０．６ミクロンの酸
化膜である。１０５．１０６は酸化膜１０４に形成され
たベースコンタクト窓とエミッタコンタクト窓であり、
これらのコンタクト窓１０δ、１０６を介して厚さ２．
０ミクロンのアルミニウム製のアノード電極としてのベ
ース電極１０７とカソード電極としてのエミッタ電極１
０８とがベース層１０２とエミツタ層１０３とにそれぞ
れ接合している。ベース電極１０７は幅２ミクロン、長
さ２０ミクロンであり、エミッタ電極１０８は幅５ミク
ロン、長さ２０ミクロンである。ベース電極１０７は第
１ａ図からも明らかなようにエミッタ電極１０８の両側
に配置されている。エミッターベース接合とベース電極
１０７との間隔は１５ミクロンである。本実施例は第２
ａ図に示されているダブルベース構造（ツェナー１、ツ
ェナー１′）であるが、これをエミッタ電極幅が５ミク
ロン、長さが４０ミクロン、ベース電極の幅が２ミクロ
ン、長さが４０ミクロン、エミッターベース接合とベー
ス電極との間隔が１５ミクロンのシングルベース構造の
もの（ツェナー２、ツェナー３、第２ａ図参照）とツエ
ナーザップ条件を比較した結果を第２ｂ図に示す。第２
ｂ図からも明らかなように、ツェナー１．１′の降伏点
のバラつきは小さいものの、ツェナー２．３の降伏点は
バラつきが大きい。
厚さ１５ミクロンのｎ型エピタキシャル層であり、１０
２は接合深さ２ミクロン、層抵抗１５０オームの第１領
域としてのｐ型ベース層である。１０３は接合深さ１．
５ミクロン、層抵抗ｌＯオームの第２領域としてのｎ十
型エミッタ層であり、１０４は厚さ０．６ミクロンの酸
化膜である。１０５．１０６は酸化膜１０４に形成され
たベースコンタクト窓とエミッタコンタクト窓であり、
これらのコンタクト窓１０δ、１０６を介して厚さ２．
０ミクロンのアルミニウム製のアノード電極としてのベ
ース電極１０７とカソード電極としてのエミッタ電極１
０８とがベース層１０２とエミツタ層１０３とにそれぞ
れ接合している。ベース電極１０７は幅２ミクロン、長
さ２０ミクロンであり、エミッタ電極１０８は幅５ミク
ロン、長さ２０ミクロンである。ベース電極１０７は第
１ａ図からも明らかなようにエミッタ電極１０８の両側
に配置されている。エミッターベース接合とベース電極
１０７との間隔は１５ミクロンである。本実施例は第２
ａ図に示されているダブルベース構造（ツェナー１、ツ
ェナー１′）であるが、これをエミッタ電極幅が５ミク
ロン、長さが４０ミクロン、ベース電極の幅が２ミクロ
ン、長さが４０ミクロン、エミッターベース接合とベー
ス電極との間隔が１５ミクロンのシングルベース構造の
もの（ツェナー２、ツェナー３、第２ａ図参照）とツエ
ナーザップ条件を比較した結果を第２ｂ図に示す。第２
ｂ図からも明らかなように、ツェナー１．１′の降伏点
のバラつきは小さいものの、ツェナー２．３の降伏点は
バラつきが大きい。
第３ａ図乃至第３ｂ図は本発明の第２実施例を示す図で
あり、第２実施例は本発明を低電圧系のリニア集積回路
に適用した例である。３１０はｐ型半導体基板、３１１
は層抵抗が１５オームのｎ＋型埋め込み層、３０１は７
ｘｌＯ”／ｃｍ３の燐を含んだ厚さ２ミクロンのｎ型エ
ピタキシャル層、３１２は厚さ１．６ミクロンの選択酸
化膜、３１３は厚さ０．２５ミクロンのフィールド酸化
膜、３１４は層抵抗２．５キロオーム、接合深さＯ８２
ミクロンのｐ−型ベース層、３１５は層抵抗６０オーム
、接合深さ０． ３ミクロンのｐ十ベース取り出し署、
３１６はエミッタ拡散用コンタクト窓、３１７は１０
”／ ｃ ｍ３のひ素を含んだ厚さ０゜３ミクロンのエ
ミッタポリシリコン層、３１８は厚さ０．５ミクロンの
リンガラス層、３０５はベースコンタクト窓、３０６は
エミッタコンタクト窓、３０７は１％のシリコンを含ん
だ１ミクロンのアルミニウムからなるベース電極、３０
８はエミッタ電極である。本実施例ではエミッターベー
ス接合からベース取り出し層３１５まての間隔とエミッ
ターベース接合からベースコンタクト窓までの間隔とが
ベース抵抗に寄与する。ｐ生型ベース取り出し層の形成
とベースコンタクト窓の形成との２工程におけるパター
ンのバラつきがベース抵抗に影響するが、本実施例のよ
うにダブルベース構造を採用すればベース抵抗のバラつ
きを抑え、ツエナーザップ条件を安定させることができ
る。
あり、第２実施例は本発明を低電圧系のリニア集積回路
に適用した例である。３１０はｐ型半導体基板、３１１
は層抵抗が１５オームのｎ＋型埋め込み層、３０１は７
ｘｌＯ”／ｃｍ３の燐を含んだ厚さ２ミクロンのｎ型エ
ピタキシャル層、３１２は厚さ１．６ミクロンの選択酸
化膜、３１３は厚さ０．２５ミクロンのフィールド酸化
膜、３１４は層抵抗２．５キロオーム、接合深さＯ８２
ミクロンのｐ−型ベース層、３１５は層抵抗６０オーム
、接合深さ０． ３ミクロンのｐ十ベース取り出し署、
３１６はエミッタ拡散用コンタクト窓、３１７は１０
”／ ｃ ｍ３のひ素を含んだ厚さ０゜３ミクロンのエ
ミッタポリシリコン層、３１８は厚さ０．５ミクロンの
リンガラス層、３０５はベースコンタクト窓、３０６は
エミッタコンタクト窓、３０７は１％のシリコンを含ん
だ１ミクロンのアルミニウムからなるベース電極、３０
８はエミッタ電極である。本実施例ではエミッターベー
ス接合からベース取り出し層３１５まての間隔とエミッ
ターベース接合からベースコンタクト窓までの間隔とが
ベース抵抗に寄与する。ｐ生型ベース取り出し層の形成
とベースコンタクト窓の形成との２工程におけるパター
ンのバラつきがベース抵抗に影響するが、本実施例のよ
うにダブルベース構造を採用すればベース抵抗のバラつ
きを抑え、ツエナーザップ条件を安定させることができ
る。
［発明の効果］
以上説明してきたように、本発明では、−導電型の半導
体領域と、該半導体領域の表面部に形成された反対導電
型の第１領域と、該第１領域の表面部に形成された一導
電型の第２りょういきと、上記半導体領域の表面を被う
絶縁膜と、該絶縁膜を通過して第１領域に接触するアノ
ード電極と、上記絶縁膜を通過して上記第２領域に接触
するカソード電極とを備えたツェナーザップダイオード
において、上記アノード電極をカソード電極の少なくと
も両側に位置させたので、ツェナーザップを発生させる
電圧を安定させることができるという効果を有する。
体領域と、該半導体領域の表面部に形成された反対導電
型の第１領域と、該第１領域の表面部に形成された一導
電型の第２りょういきと、上記半導体領域の表面を被う
絶縁膜と、該絶縁膜を通過して第１領域に接触するアノ
ード電極と、上記絶縁膜を通過して上記第２領域に接触
するカソード電極とを備えたツェナーザップダイオード
において、上記アノード電極をカソード電極の少なくと
も両側に位置させたので、ツェナーザップを発生させる
電圧を安定させることができるという効果を有する。
第１ａ図は本発明の第１実施例の構成を示す平面図、
第１ｂ図は第１ａ図のＸＩ−Ｙｌ線に沿った断面図、
第２ａ図は２つの異なる型のツェナーザップダイオード
を示す平面図、 第２ｂ図はツェナーザップダイオードの特性を示すグラ
フ、 第３ａ図は本発明の第２実施例の構成を示す平面図、 第３ｂ図は第１ａ図のＸ３−Ｙ３線に沿った断面図、 第４ａ図は従来例の構造を示す平面図、第４ｂ図は第４
ａ図のＸ４−Ｙ４線に沿った断面図である。 １０１．３０１・・・・・ｎ型エピタキシャル層、１０
２・・・・・・・・・ｐ型ベース層、１０３．３０３・
・・・、・ｎ串型エミッタ層、１０４・・・・・・・・
・酸化膜、 １０５．３０５−−・・・ベースコンタクト窓、１０６
．３０６・・・・・エミッタコンタクト窓、１０７．３
０７・・・・・ベース電極、１０８．３０８・・・・・
エミッタ電極、３１０・・・・・・・・・ｐ型半導体基
板、３１１・・・・・・・・・・ｎ串型埋め込み層、３
１２・・・・・・・・・・選択酸化膜、３１３・・・・
・・・・・・フィールド酸化膜、３１４・・・・・・・
・・・ｐ型ベース層、３１５・・・・・・・・・・ｐ串
型ベース取り出し層、 ３１６・・・・・・・・・・エミッタ拡散用コンタクト
窓、 ３１７・・・・・・・・・・エミッタポリシリコン層、 ３１８・・・・・・・・・・リンガラス層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１ａ図 第１ｂ図 ダ１１＋ 負イｊ１・１ ！偵・
ｌ二側 エ制 第２ａ図 Ｖｚｆｆ） ・ツェナー岬ηＯ喝仁β− 第２ｂ図 第３ａ図 第３ｂ図
を示す平面図、 第２ｂ図はツェナーザップダイオードの特性を示すグラ
フ、 第３ａ図は本発明の第２実施例の構成を示す平面図、 第３ｂ図は第１ａ図のＸ３−Ｙ３線に沿った断面図、 第４ａ図は従来例の構造を示す平面図、第４ｂ図は第４
ａ図のＸ４−Ｙ４線に沿った断面図である。 １０１．３０１・・・・・ｎ型エピタキシャル層、１０
２・・・・・・・・・ｐ型ベース層、１０３．３０３・
・・・、・ｎ串型エミッタ層、１０４・・・・・・・・
・酸化膜、 １０５．３０５−−・・・ベースコンタクト窓、１０６
．３０６・・・・・エミッタコンタクト窓、１０７．３
０７・・・・・ベース電極、１０８．３０８・・・・・
エミッタ電極、３１０・・・・・・・・・ｐ型半導体基
板、３１１・・・・・・・・・・ｎ串型埋め込み層、３
１２・・・・・・・・・・選択酸化膜、３１３・・・・
・・・・・・フィールド酸化膜、３１４・・・・・・・
・・・ｐ型ベース層、３１５・・・・・・・・・・ｐ串
型ベース取り出し層、 ３１６・・・・・・・・・・エミッタ拡散用コンタクト
窓、 ３１７・・・・・・・・・・エミッタポリシリコン層、 ３１８・・・・・・・・・・リンガラス層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１ａ図 第１ｂ図 ダ１１＋ 負イｊ１・１ ！偵・
ｌ二側 エ制 第２ａ図 Ｖｚｆｆ） ・ツェナー岬ηＯ喝仁β− 第２ｂ図 第３ａ図 第３ｂ図
Claims (1)
- 【特許請求の範囲】 一導電型の半導体領域と、該半導体領域の表面部に形成
された反対導電型の第１領域と、該第１領域の表面部に
形成された一導電型の第２領域と、上記半導体領域の表
面を被う絶縁膜と、該絶縁膜を通過して第１領域に接触
するアノード電極と、上記絶縁膜を通過して上記第２領
域に接触するカソード電極とを備えたツェナーザップダ
イオードにおいて、 上記アノード電極はカソード電極の少なくとも両側に位
置することを特徴とするツェナーザップダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13688687A JPS63300569A (ja) | 1987-05-29 | 1987-05-29 | ツエナ−ザツプダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13688687A JPS63300569A (ja) | 1987-05-29 | 1987-05-29 | ツエナ−ザツプダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300569A true JPS63300569A (ja) | 1988-12-07 |
Family
ID=15185848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13688687A Pending JPS63300569A (ja) | 1987-05-29 | 1987-05-29 | ツエナ−ザツプダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232512A (ja) * | 2009-03-27 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
-
1987
- 1987-05-29 JP JP13688687A patent/JPS63300569A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232512A (ja) * | 2009-03-27 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
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