JPH0621079A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0621079A JPH0621079A JP19495092A JP19495092A JPH0621079A JP H0621079 A JPH0621079 A JP H0621079A JP 19495092 A JP19495092 A JP 19495092A JP 19495092 A JP19495092 A JP 19495092A JP H0621079 A JPH0621079 A JP H0621079A
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Abstract
(57)【要約】
【目的】 素子形成用ＩＩＩ−Ｖ族化合物半導体層とそ
れに連結している電極層とを有し、上記電極層が、上記
素子形成用ＩＩＩ−Ｖ族化合物半導体層上に形成された
電極用半導体層と、その電極用半導体層上にそれに接し
て形成された金属層とを有する半導体装置において、電
極層の素子形成用ＩＩＩ−Ｖ族化合物半導体層へのコン
タクト抵抗が低くなるようにする。 【構成】 上記半導体装置において、上記電極用半導体
層が、多結晶ＩＶ族半導体でなる。
れに連結している電極層とを有し、上記電極層が、上記
素子形成用ＩＩＩ−Ｖ族化合物半導体層上に形成された
電極用半導体層と、その電極用半導体層上にそれに接し
て形成された金属層とを有する半導体装置において、電
極層の素子形成用ＩＩＩ−Ｖ族化合物半導体層へのコン
タクト抵抗が低くなるようにする。 【構成】 上記半導体装置において、上記電極用半導体
層が、多結晶ＩＶ族半導体でなる。
Description
【０００１】
【産業上の利用分野】本発明は、素子形成用ＩＩＩ−Ｖ
族化合物半導体層とそれに連結している電極層とを有す
る半導体装置に関する。
族化合物半導体層とそれに連結している電極層とを有す
る半導体装置に関する。
【０００２】
【従来の技術】従来、図２を伴って次に述べるヘテロ接
合型バイポ―ラトランジスタが、素子形成用ＩＩＩ−Ｖ
族化合物半導体層とそれに連結している電極層とを有す
る半導体装置として、提案されている。
合型バイポ―ラトランジスタが、素子形成用ＩＩＩ−Ｖ
族化合物半導体層とそれに連結している電極層とを有す
る半導体装置として、提案されている。
【０００３】すなわち、ＧａＡｓでなり且つｎ+ 型を有
する半導体層１ａとＧａＡｓでなり且つｉ型を有する半
導体層１ｂとがそれらの順に積層されている構成を有す
るコレクタ層１と、ＧａＡｓでなり且つｐ型を有するベ
―ス層２と、ＡｌＧａＡｓ系でなる且つｎ型を有するエ
ミッタ層３とがそれらの順に積層されている構成を有す
る。
する半導体層１ａとＧａＡｓでなり且つｉ型を有する半
導体層１ｂとがそれらの順に積層されている構成を有す
るコレクタ層１と、ＧａＡｓでなり且つｐ型を有するベ
―ス層２と、ＡｌＧａＡｓ系でなる且つｎ型を有するエ
ミッタ層３とがそれらの順に積層されている構成を有す
る。
【０００４】この場合、コレクタ層１を構成している半
導体層１ｂ及びベ―ス層２が、コレクタ層１を構成して
いる半導体層１ｂ上に、それを外部に臨ませるように、
局部的にメサ状に形成され、また、エミッタ層３が、ベ
―ス層１上に、それを外部に臨ませるように、局部的に
メサ状に形成されている。
導体層１ｂ及びベ―ス層２が、コレクタ層１を構成して
いる半導体層１ｂ上に、それを外部に臨ませるように、
局部的にメサ状に形成され、また、エミッタ層３が、ベ
―ス層１上に、それを外部に臨ませるように、局部的に
メサ状に形成されている。
【０００５】また、コレクタ層１を構成している半導体
層１ａ上に、半導体層１ｂが形成されていない領域にお
いて、コレクタ電極層５が連結されている。
層１ａ上に、半導体層１ｂが形成されていない領域にお
いて、コレクタ電極層５が連結されている。
【０００６】さらに、ベ―ス層２上に、エミッタ層３が
形成されていない領域において、ベ―ス電極層６が連結
されている。
形成されていない領域において、ベ―ス電極層６が連結
されている。
【０００７】また、エミッタ層３上に、エミッタ電極層
７が連結されている。
７が連結されている。
【０００８】この場合、エミッタ電極層７が、エミッタ
層３上にそれと同じパタ―ンで接して形成されている、
ＧａＡｓでなり且つｎ+ 型を有するとともに断面横一字
状の半導体層７ａと、その半導体層７ａ上にそれと同じ
パタ―ンで接して形成されている、ＩｎＧａＡｓ系でな
り且つｎ+ 型を有するとともに断面横一字状の半導体層
７ｂと、その半導体層７ｂ上にそれに接して形成されて
いる、ＷＳｉでなるとともに断面横一字状の金属層７ｃ
とがそれらの順に積層されている構成を有する。
層３上にそれと同じパタ―ンで接して形成されている、
ＧａＡｓでなり且つｎ+ 型を有するとともに断面横一字
状の半導体層７ａと、その半導体層７ａ上にそれと同じ
パタ―ンで接して形成されている、ＩｎＧａＡｓ系でな
り且つｎ+ 型を有するとともに断面横一字状の半導体層
７ｂと、その半導体層７ｂ上にそれに接して形成されて
いる、ＷＳｉでなるとともに断面横一字状の金属層７ｃ
とがそれらの順に積層されている構成を有する。
【０００９】また、コレクタ層１を構成している半導体
層１ａ上に、コレクタ層１を構成している半導体層１ｂ
及びベ―ス層２上を上方から覆い、且つベ―ス層３、エ
ミッタ電極層を構成している半導体層７ａ、及び７ｂを
側方からだけ覆っている、ＳｉＯ2 またはＳｉＮでなる
絶縁膜８が形成されている。
層１ａ上に、コレクタ層１を構成している半導体層１ｂ
及びベ―ス層２上を上方から覆い、且つベ―ス層３、エ
ミッタ電極層を構成している半導体層７ａ、及び７ｂを
側方からだけ覆っている、ＳｉＯ2 またはＳｉＮでなる
絶縁膜８が形成されている。
【００１０】以上が、従来提案されているヘテロ接合型
バイポ―ラトランジスタトランジスタの構成である。
バイポ―ラトランジスタトランジスタの構成である。
【００１１】なお、図２に示す従来のヘテロ接合型バイ
ポ―ラトランジスタは、爾後、コレクタ層１を構成して
いる半導体層１ａ及び１ｂ、ベ―ス層２、エミッタ層
３、及びエミッタ電極層７を構成している半導体層７ａ
及び７ｂにそれぞれなる第１及び第２、第３、第４及び
第５及び第６の半導体層を、それらの順に順次エピタキ
シャル成長法によって形成し、次に、第６の半導体層上
に、エミッタ電極層７を構成している金属層７ｃを形成
し、次に、第４、第５及び第６の半導体層に対する金属
層７ｃをマスクとするエッチング処理によって、第４、
第５及び第６の半導体層から、エミッタ層３、及びエミ
ッタ電極層７を構成している半導体層７ａ及び７ｂを形
成し、次にまたはその前に、第２及び第３の半導体層に
対するマスクを用いたエッチング処理によって、それら
第２及び第３の半導体層から、コレクタ層１を構成して
いる半導体層１ａ上に局部的に積層して形成されている
半導体層１ｂ及びベ―ス層２を形成し、次に、コレクタ
層１を構成している半導体層１ａ及びベ―ス層２上にコ
レクタ電極層５及びベ―ス電極層６を形成し、次に、コ
レクタ層を構成している半導体層１ａ上に、上述した絶
縁膜８を、上述したように形成することによって、製造
することができる。
ポ―ラトランジスタは、爾後、コレクタ層１を構成して
いる半導体層１ａ及び１ｂ、ベ―ス層２、エミッタ層
３、及びエミッタ電極層７を構成している半導体層７ａ
及び７ｂにそれぞれなる第１及び第２、第３、第４及び
第５及び第６の半導体層を、それらの順に順次エピタキ
シャル成長法によって形成し、次に、第６の半導体層上
に、エミッタ電極層７を構成している金属層７ｃを形成
し、次に、第４、第５及び第６の半導体層に対する金属
層７ｃをマスクとするエッチング処理によって、第４、
第５及び第６の半導体層から、エミッタ層３、及びエミ
ッタ電極層７を構成している半導体層７ａ及び７ｂを形
成し、次にまたはその前に、第２及び第３の半導体層に
対するマスクを用いたエッチング処理によって、それら
第２及び第３の半導体層から、コレクタ層１を構成して
いる半導体層１ａ上に局部的に積層して形成されている
半導体層１ｂ及びベ―ス層２を形成し、次に、コレクタ
層１を構成している半導体層１ａ及びベ―ス層２上にコ
レクタ電極層５及びベ―ス電極層６を形成し、次に、コ
レクタ層を構成している半導体層１ａ上に、上述した絶
縁膜８を、上述したように形成することによって、製造
することができる。
【００１２】図２に示す従来のヘテロ接合型バイポ―ラ
トランジスタにおいて、エミッタ電極層７を構成してい
る半導体層７ａは、半導体層７ｂに対するバッファ層を
兼ねて形成されているものである。
トランジスタにおいて、エミッタ電極層７を構成してい
る半導体層７ａは、半導体層７ｂに対するバッファ層を
兼ねて形成されているものである。
【００１３】また、図２に示す従来のヘテロ接合型バイ
ポ―ラトランジスタにおいて、エミッタ電極層７を構成
している半導体層７ｂが、ＩｎＧａＡｓ系でなるのは、
金属層７ｃとの間で、ＧａＡｓでなるものとした場合に
比し低いショットキ障壁高さしか有しないようにしてい
るためである。
ポ―ラトランジスタにおいて、エミッタ電極層７を構成
している半導体層７ｂが、ＩｎＧａＡｓ系でなるのは、
金属層７ｃとの間で、ＧａＡｓでなるものとした場合に
比し低いショットキ障壁高さしか有しないようにしてい
るためである。
【００１４】なお、図２に示す従来のヘテロ接合型バイ
ポ―ラトランジスタは、コレクタ層１、ベ―ス層２及び
エミッタ層３による素子形成用ＩＩＩ−Ｖ族化合物半導
体層と、それに連結しているエミッタ電極層７による電
極層とを有する半導体装置の構成を有する。
ポ―ラトランジスタは、コレクタ層１、ベ―ス層２及び
エミッタ層３による素子形成用ＩＩＩ−Ｖ族化合物半導
体層と、それに連結しているエミッタ電極層７による電
極層とを有する半導体装置の構成を有する。
【００１５】
【発明が解決しようとする課題】図２に示す従来のヘテ
ロ接合型バイポ―ラトランジスタの場合、エミッタ電極
層７を構成している金属層７ｃが接して形成されてい
る、エミッタ電極層７を構成している半導体層７ｂが、
ＩｎＧａＡｓ系でなるため、ヘテロ接合型バイポ―ラト
ランジスタが、エミッタ電極層７を構成している半導体
層７ｂがエピタキシャル成長法によって形成されている
とした場合の、そのエピタキシャル成長温度（例えば４
５０℃）よりも高い温度での熱処理を経た後において、
エミッタ電極層７を構成している金属層７ｃの半導体層
７ｂへのコンタクト抵抗が大きく増大する、という欠点
を有していた。
ロ接合型バイポ―ラトランジスタの場合、エミッタ電極
層７を構成している金属層７ｃが接して形成されてい
る、エミッタ電極層７を構成している半導体層７ｂが、
ＩｎＧａＡｓ系でなるため、ヘテロ接合型バイポ―ラト
ランジスタが、エミッタ電極層７を構成している半導体
層７ｂがエピタキシャル成長法によって形成されている
とした場合の、そのエピタキシャル成長温度（例えば４
５０℃）よりも高い温度での熱処理を経た後において、
エミッタ電極層７を構成している金属層７ｃの半導体層
７ｂへのコンタクト抵抗が大きく増大する、という欠点
を有していた。
【００１６】また、図２に示す従来のヘテロ接合型バイ
ポ―ラトランジスタの場合、エミッタ電極層７を構成し
ている半導体層７ｂが、半導体層７ａとともに、エミッ
タ層３上に、それと同じパタ―ンで、横一字状にしか形
成されていないため、金属層７ｃの半導体層７ｂとの連
結面積が、電極層７のエミッタ層３の連結面積と等しい
面積しか有さず、よって、エミッタ電極層７のエミッタ
層３へのコンタクト抵抗が比較的高い、という欠点を有
していた。
ポ―ラトランジスタの場合、エミッタ電極層７を構成し
ている半導体層７ｂが、半導体層７ａとともに、エミッ
タ層３上に、それと同じパタ―ンで、横一字状にしか形
成されていないため、金属層７ｃの半導体層７ｂとの連
結面積が、電極層７のエミッタ層３の連結面積と等しい
面積しか有さず、よって、エミッタ電極層７のエミッタ
層３へのコンタクト抵抗が比較的高い、という欠点を有
していた。
【００１７】よって、本発明は、ヘテロ接合型バイポ―
ラトランジスタに適用した場合でみて、上述した欠点の
ない、新規な半導体装置を提案せんとするものである。
ラトランジスタに適用した場合でみて、上述した欠点の
ない、新規な半導体装置を提案せんとするものである。
【００１８】
【課題を解決するための手段】本発明による半導体装置
は、図２で前述した従来の半導体装置の場合と同様に、
素子形成用ＩＩＩ−Ｖ族化合物半導体層とそれに連結し
ている電極層とを有し、その電極層が、上記素子形成用
ＩＩＩ−Ｖ族化合物半導体層上に形成された電極用半導
体層と、その電極用半導体層上にそれに接して形成され
た金属層とを有する。
は、図２で前述した従来の半導体装置の場合と同様に、
素子形成用ＩＩＩ−Ｖ族化合物半導体層とそれに連結し
ている電極層とを有し、その電極層が、上記素子形成用
ＩＩＩ−Ｖ族化合物半導体層上に形成された電極用半導
体層と、その電極用半導体層上にそれに接して形成され
た金属層とを有する。
【００１９】しかしながら、本発明による半導体装置
は、このような構成を有する半導体装置において、上記
電極用半導体層が、多結晶ＩＶ族半導体でなる。
は、このような構成を有する半導体装置において、上記
電極用半導体層が、多結晶ＩＶ族半導体でなる。
【００２０】
【作用・効果】本発明による半導体装置は、電極層を構
成している金属層が接して形成されている、電極層を構
成している電極用半導体層が、図２で前述した従来の半
導体装置の場合とは異なり、多結晶ＩＶ族半導体でなる
ため、半導体装置が比較的高い温度での熱処理を経た後
においても、電極層を構成している金属層との間のコン
タクト抵抗が、ほとんど増大しない。
成している金属層が接して形成されている、電極層を構
成している電極用半導体層が、図２で前述した従来の半
導体装置の場合とは異なり、多結晶ＩＶ族半導体でなる
ため、半導体装置が比較的高い温度での熱処理を経た後
においても、電極層を構成している金属層との間のコン
タクト抵抗が、ほとんど増大しない。
【００２１】また、電極層を構成している電極用半導体
層を、断面Ｔ字状に形成することができるので、電極層
を構成している金属層の電極用半導体層との連結面積
を、電極層の素子形成用ＩＩＩ−Ｖ族化合物半導体層と
の連結面積に比し格段的に広くすることができ、よっ
て、電極層の素子形成用ＩＩＩ−Ｖ族化合物半導体層へ
のコンタクト抵抗が、図２で前述した従来のヘテロ接合
型バイポ―ラトランジスタの場合に比し格段的に低い。
層を、断面Ｔ字状に形成することができるので、電極層
を構成している金属層の電極用半導体層との連結面積
を、電極層の素子形成用ＩＩＩ−Ｖ族化合物半導体層と
の連結面積に比し格段的に広くすることができ、よっ
て、電極層の素子形成用ＩＩＩ−Ｖ族化合物半導体層へ
のコンタクト抵抗が、図２で前述した従来のヘテロ接合
型バイポ―ラトランジスタの場合に比し格段的に低い。
【００２２】
【実施例】次に、図１を伴って、本発明による半導体装
置の適用された、ヘテロ接合型バイポ―ラトランジスタ
の実施例を述べよう。
置の適用された、ヘテロ接合型バイポ―ラトランジスタ
の実施例を述べよう。
【００２３】図１において、図２との対応部分には同一
符号を付す。
符号を付す。
【００２４】図１に示す本発明による半導体装置の適用
された、ヘテロ接合型バイポ―ラトランジスタは、次に
述べる構成を有する。
された、ヘテロ接合型バイポ―ラトランジスタは、次に
述べる構成を有する。
【００２５】すなわち、図２で上述した従来のヘテロ接
合型バイポ―ラトランジスタと同様に、ＧａＡｓでなり
且つｎ+ 型を有する半導体層１ａとＧａＡｓでなり且つ
ｉ型を有する半導体層１ｂとがそれらの順に積層されて
いる構成を有するコレクタ層１と、ＧａＡｓでなり且つ
ｐ型を有するベ―ス層２と、ＡｌＧａＡｓ系でなる且つ
ｎ型を有するエミッタ層３とがそれらの順に積層されて
いる構成を有する。
合型バイポ―ラトランジスタと同様に、ＧａＡｓでなり
且つｎ+ 型を有する半導体層１ａとＧａＡｓでなり且つ
ｉ型を有する半導体層１ｂとがそれらの順に積層されて
いる構成を有するコレクタ層１と、ＧａＡｓでなり且つ
ｐ型を有するベ―ス層２と、ＡｌＧａＡｓ系でなる且つ
ｎ型を有するエミッタ層３とがそれらの順に積層されて
いる構成を有する。
【００２６】この場合、コレクタ層１を構成している半
導体層１ｂ及びベ―ス層２が、図２で上述した従来のヘ
テロ接合型バイポ―ラトランジスタと同様に、コレクタ
層１を構成している半導体層１ｂ上に、それを外部に臨
ませるように、局部的にメサ状に形成され、また、エミ
ッタ層３が、ベ―ス層１上に、それを外部に臨ませるよ
うに、局部的にメサ状に形成されている。
導体層１ｂ及びベ―ス層２が、図２で上述した従来のヘ
テロ接合型バイポ―ラトランジスタと同様に、コレクタ
層１を構成している半導体層１ｂ上に、それを外部に臨
ませるように、局部的にメサ状に形成され、また、エミ
ッタ層３が、ベ―ス層１上に、それを外部に臨ませるよ
うに、局部的にメサ状に形成されている。
【００２７】また、コレクタ層１を構成している半導体
層１ａ上に、図２で上述した従来のヘテロ接合型バイポ
―ラトランジスタと同様に、半導体層１ｂが形成されて
いない領域において、コレクタ電極層５が連結されてい
る。
層１ａ上に、図２で上述した従来のヘテロ接合型バイポ
―ラトランジスタと同様に、半導体層１ｂが形成されて
いない領域において、コレクタ電極層５が連結されてい
る。
【００２８】さらに、ベ―ス層２上に、図２で上述した
ヘテロ接合型バイポ―ラトランジスタと同様に、エミッ
タ層３が形成されていない領域において、ベ―ス電極層
６が連結されている。
ヘテロ接合型バイポ―ラトランジスタと同様に、エミッ
タ層３が形成されていない領域において、ベ―ス電極層
６が連結されている。
【００２９】また、エミッタ層３上に、図２で上述した
ヘテロ接合型バイポ―ラトランジスタと同様に、エミッ
タ電極層７が連結されている。
ヘテロ接合型バイポ―ラトランジスタと同様に、エミッ
タ電極層７が連結されている。
【００３０】この場合、エミッタ電極層７が、図２で上
述した従来の半導体装置の場合と同様に、エミッタ層３
上に形成されている、ｎ+ 型を有する半導体層７ａと、
その半導体層７ａ上に形成されている、ｎ+ 型を有する
半導体層７ｂ′と、その半導体層７ｂ′上に形成されて
いる金属層７ｃとがそれらの順に積層されている構成を
有するが、また、半導体層７ａが、図２で上述した従来
の半導体装置の場合とうように、エミッタ層３にそれと
同じパタ―ンで接し且つＧａＡｓでなるとともに断面横
一字状であり、さらに、半導体層７ｂ′が、図２で上述
した従来の半導体装置の場合と同様に、半導体層７ａに
それと同じパタ―ンで接し、さらに、金属層７ｃが、図
２で上述した従来の半導体装置の場合と同様に、半導体
層７ｂ′にそれと同じパタ―ンで接し且つＷＳｉでなる
とともに断面横一字状であるが、半導体層７ｂ′が、図
２で上述した従来の半導体装置の場合とは異なり、多結
晶Ｓｉでなり且つ断面Ｔ字状である。
述した従来の半導体装置の場合と同様に、エミッタ層３
上に形成されている、ｎ+ 型を有する半導体層７ａと、
その半導体層７ａ上に形成されている、ｎ+ 型を有する
半導体層７ｂ′と、その半導体層７ｂ′上に形成されて
いる金属層７ｃとがそれらの順に積層されている構成を
有するが、また、半導体層７ａが、図２で上述した従来
の半導体装置の場合とうように、エミッタ層３にそれと
同じパタ―ンで接し且つＧａＡｓでなるとともに断面横
一字状であり、さらに、半導体層７ｂ′が、図２で上述
した従来の半導体装置の場合と同様に、半導体層７ａに
それと同じパタ―ンで接し、さらに、金属層７ｃが、図
２で上述した従来の半導体装置の場合と同様に、半導体
層７ｂ′にそれと同じパタ―ンで接し且つＷＳｉでなる
とともに断面横一字状であるが、半導体層７ｂ′が、図
２で上述した従来の半導体装置の場合とは異なり、多結
晶Ｓｉでなり且つ断面Ｔ字状である。
【００３１】また、コレクタ層１を構成している半導体
層１ａ上に、コレクタ層１を構成している半導体層１ｂ
及びベ―ス層２を上方から覆い且つベ―ス層３、電極層
７を構成している半導体層７ａ、及び電極層７を構成し
ている半導体層７ｂ′のＴ字状における縦一字状部を側
方からだけ覆っているＳｉＯ2 またはＳｉＮでなる絶縁
膜８が形成されている。
層１ａ上に、コレクタ層１を構成している半導体層１ｂ
及びベ―ス層２を上方から覆い且つベ―ス層３、電極層
７を構成している半導体層７ａ、及び電極層７を構成し
ている半導体層７ｂ′のＴ字状における縦一字状部を側
方からだけ覆っているＳｉＯ2 またはＳｉＮでなる絶縁
膜８が形成されている。
【００３２】以上が、本発明の適用されたヘテロ接合型
バイポ―ラトランジスタの構成である。
バイポ―ラトランジスタの構成である。
【００３３】なお、図１に示す本発明の適用されたヘテ
ロ接合型バイポ―ラトランジスタの場合、爾後、コレク
タ層を構成している半導体層１ａ及び１ｂ、ベ―ス層
２、エミッタ層３及びエミッタ電極層７を構成している
半導体層７ａにそれぞれなる第１、第２、第３、第４及
び第５の半導体層を、それらの順に順次エピタキシャル
成長法によって形成し、次に、第４及び第５の半導体層
に対するマスクを用いたエッチング処理によって、それ
ら第４及び第５の半導体層から、第３の半導体層上に局
部的に形成されているエミッタ層３及び電極層７を構成
している半導体層７ａを形成し、次にまたはその前に、
第２及び第３の半導体層に対するマスクを用いたエッチ
ング処理によって、それら第２及び第３の半導体層か
ら、コレクタ層１を構成している半導体層１ａ上に局部
的に形成されている半導体層１ｂ及びベ―ス層２を形成
し、次に、コレクタ層１を構成している半導体層１ａ上
に、コレクタ層１を構成している半導体層１ｂ、ベ―ス
層２、エミッタ層３及びエミッタ電極層７を構成してい
る半導体層７ａを覆って延長している絶縁膜８を形成
し、次に、その、絶縁膜８に、エミッタ電極層７を構成
している半導体層７ａを外部に臨ませる窓を形成し、次
に、絶縁膜８上に、その窓を通じて半導体層７ａに連結
して延長している、半導体層７ｂ′になる第６の半導体
層を形成し、次に、その第６の半導体層上に、エミッタ
電極層７を構成している金属層７ｃを形成し、次に、第
６の半導体層に対する金属層７ｃをマスクとするエッチ
ング処理によって、第６の半導体層から、電極層７を構
成している半導体層７ｂ′を形成することによって、製
造することができる。
ロ接合型バイポ―ラトランジスタの場合、爾後、コレク
タ層を構成している半導体層１ａ及び１ｂ、ベ―ス層
２、エミッタ層３及びエミッタ電極層７を構成している
半導体層７ａにそれぞれなる第１、第２、第３、第４及
び第５の半導体層を、それらの順に順次エピタキシャル
成長法によって形成し、次に、第４及び第５の半導体層
に対するマスクを用いたエッチング処理によって、それ
ら第４及び第５の半導体層から、第３の半導体層上に局
部的に形成されているエミッタ層３及び電極層７を構成
している半導体層７ａを形成し、次にまたはその前に、
第２及び第３の半導体層に対するマスクを用いたエッチ
ング処理によって、それら第２及び第３の半導体層か
ら、コレクタ層１を構成している半導体層１ａ上に局部
的に形成されている半導体層１ｂ及びベ―ス層２を形成
し、次に、コレクタ層１を構成している半導体層１ａ上
に、コレクタ層１を構成している半導体層１ｂ、ベ―ス
層２、エミッタ層３及びエミッタ電極層７を構成してい
る半導体層７ａを覆って延長している絶縁膜８を形成
し、次に、その、絶縁膜８に、エミッタ電極層７を構成
している半導体層７ａを外部に臨ませる窓を形成し、次
に、絶縁膜８上に、その窓を通じて半導体層７ａに連結
して延長している、半導体層７ｂ′になる第６の半導体
層を形成し、次に、その第６の半導体層上に、エミッタ
電極層７を構成している金属層７ｃを形成し、次に、第
６の半導体層に対する金属層７ｃをマスクとするエッチ
ング処理によって、第６の半導体層から、電極層７を構
成している半導体層７ｂ′を形成することによって、製
造することができる。
【００３４】図１に示す本発明による半導体装置の適用
されたヘテロ接合型バイポ―ラトランジスタにおいて、
エミッタ電極層７を構成している半導体層７ａは、図２
で上述した従来の半導体装置の場合と同様に、半導体層
７ｂに対するバッファ層を兼ねて形成されているもので
ある。
されたヘテロ接合型バイポ―ラトランジスタにおいて、
エミッタ電極層７を構成している半導体層７ａは、図２
で上述した従来の半導体装置の場合と同様に、半導体層
７ｂに対するバッファ層を兼ねて形成されているもので
ある。
【００３５】また、図１に示す本発明による半導体装置
の適用されたヘテロ接合型バイポ―ラトランジスタにお
いて、エミッタ電極層７を構成している半導体層７ｂ
が、多結晶Ｓｉでなるのは、図２で上述した従来の半導
体装置の場合に準じて、金属層７ｃとの間で、ＧａＡｓ
でなるものとした場合に比し低いショットキ障壁高さし
か有しないようにしているためである。
の適用されたヘテロ接合型バイポ―ラトランジスタにお
いて、エミッタ電極層７を構成している半導体層７ｂ
が、多結晶Ｓｉでなるのは、図２で上述した従来の半導
体装置の場合に準じて、金属層７ｃとの間で、ＧａＡｓ
でなるものとした場合に比し低いショットキ障壁高さし
か有しないようにしているためである。
【００３６】なお、図１に示す本発明による半導体装置
の適用されたヘテロ接合型バイポ―ラトランジスタも、
図２で上述した従来の半導体装置の場合と同様に、コレ
クタ層１、ベ―ス層２及びエミッタ層３による素子形成
用ＩＩＩ−Ｖ族化合物半導体層と、それに連結している
エミッタ電極層７による電極層とを有する半導体装置の
構成を有する。
の適用されたヘテロ接合型バイポ―ラトランジスタも、
図２で上述した従来の半導体装置の場合と同様に、コレ
クタ層１、ベ―ス層２及びエミッタ層３による素子形成
用ＩＩＩ−Ｖ族化合物半導体層と、それに連結している
エミッタ電極層７による電極層とを有する半導体装置の
構成を有する。
【００３７】しかしながら、図１に示す本発明による半
導体装置の適用されたヘテロ接合型バイポ―ラトランジ
スタの場合、エミッタ電極層７を構成している金属層７
ｃについては、図２で前述した従来の半導体装置のの場
合と同様にＷＳｉでなるが、半導体層７ｂについては、
多結晶Ｓｉでな．。
導体装置の適用されたヘテロ接合型バイポ―ラトランジ
スタの場合、エミッタ電極層７を構成している金属層７
ｃについては、図２で前述した従来の半導体装置のの場
合と同様にＷＳｉでなるが、半導体層７ｂについては、
多結晶Ｓｉでな．。
【００３８】このため、ヘテロ接合型バイポ―ラトラン
ジスタが、図２で上述した従来のヘテロ接合型バイポ―
ラトランジスタの場合で述べたような高い温度で熱処理
された後であっても、エミッタ電極層７を構成している
金属層７ｃの半導体層７ｂ′へのコンタクト抵抗が、ほ
とんど増加しない。このことは、図２に示す熱処理温度
に対するエミッタ電極層７を構成している金属層７ｃの
半導体層７ｂ′へのコンタクト抵抗がの関係を、図２で
上述した従来のヘテロ接合型バイポ―ラトランジスタの
場合と対比して示すところからも明らかであろう。
ジスタが、図２で上述した従来のヘテロ接合型バイポ―
ラトランジスタの場合で述べたような高い温度で熱処理
された後であっても、エミッタ電極層７を構成している
金属層７ｃの半導体層７ｂ′へのコンタクト抵抗が、ほ
とんど増加しない。このことは、図２に示す熱処理温度
に対するエミッタ電極層７を構成している金属層７ｃの
半導体層７ｂ′へのコンタクト抵抗がの関係を、図２で
上述した従来のヘテロ接合型バイポ―ラトランジスタの
場合と対比して示すところからも明らかであろう。
【００３９】また、図１に示す本発明による半導体装置
の適用されたヘテロ接合型バイポ―ラトランジスタの場
合、それを上述したようにして、エミッタ電極層７を構
成している半導体層７ｂ′を断面Ｔ字状に形成すること
ができるので、エミッタ電極層７を構成している半導体
層７ｂ′が金属層７ｃと接している面積を、半導体層７
ｂ′がエミッタ層３と接している面積に比し格段的に広
くすることができる。
の適用されたヘテロ接合型バイポ―ラトランジスタの場
合、それを上述したようにして、エミッタ電極層７を構
成している半導体層７ｂ′を断面Ｔ字状に形成すること
ができるので、エミッタ電極層７を構成している半導体
層７ｂ′が金属層７ｃと接している面積を、半導体層７
ｂ′がエミッタ層３と接している面積に比し格段的に広
くすることができる。
【００４０】このため、エミッタ電極層７のエミッタ層
３へのコンタクト抵抗を、図２で前述した従来の半導体
装置のの場合に比し格段的に低くさせることができる。
３へのコンタクト抵抗を、図２で前述した従来の半導体
装置のの場合に比し格段的に低くさせることができる。
【００４１】なお、上述においては、本発明による半導
体装置の適用されたヘテロ接合型バイポ―ラトランジス
タの１つの実施例を示したに留まり、図１に示す本発明
による半導体装置の適用されたヘテロ接合型バイポ―ラ
トランジスタにおいて、エミッタ電極層７を構成してい
る半導体層７ａを省略し、半導体層７ｂ′が直接的にエ
ミッタ層３に連結している構成とすることもでき、ま
た、エミッタ電極層７を構成している半導体層７ｂ′
が、多結晶Ｓｉでなり、また、それに連結している金属
層７ｃがＷＳｉでなる場合を述べたが、その半導体層７
ｂ′を多結晶Ｇｅ、多結晶ダイヤモンドなど多結晶ＩＶ
族半導体として、金属層７ｃを半導体層７ｂ′が高い不
純物濃度を有している限り、他の金属でなるものとし
て、上述したと同様の作用効果を得ることができ、その
他、種々の変形、変更をなし得るであろう。
体装置の適用されたヘテロ接合型バイポ―ラトランジス
タの１つの実施例を示したに留まり、図１に示す本発明
による半導体装置の適用されたヘテロ接合型バイポ―ラ
トランジスタにおいて、エミッタ電極層７を構成してい
る半導体層７ａを省略し、半導体層７ｂ′が直接的にエ
ミッタ層３に連結している構成とすることもでき、ま
た、エミッタ電極層７を構成している半導体層７ｂ′
が、多結晶Ｓｉでなり、また、それに連結している金属
層７ｃがＷＳｉでなる場合を述べたが、その半導体層７
ｂ′を多結晶Ｇｅ、多結晶ダイヤモンドなど多結晶ＩＶ
族半導体として、金属層７ｃを半導体層７ｂ′が高い不
純物濃度を有している限り、他の金属でなるものとし
て、上述したと同様の作用効果を得ることができ、その
他、種々の変形、変更をなし得るであろう。
【００４２】また、上述においては、本発明をヘテロ接
合型バイポ―ラトランジスタに適用した場合の実施例を
述べたが、ＭＥＳ方電界効果トランジスタ、ＭＩＳ型電
界効果トランジスタ、ＭＥＭ型トランジスタなど、要
は、素子形成用ＩＩＩ−Ｖ族化合物半導体層とそれに連
結している電極層とを有し、その電極層が、素子形成用
ＩＩＩ−Ｖ族化合物半導体層上に形成された電極用半導
体層と、その電極用半導体層上にそれに接して形成され
た金属層とを有する構成の種々の半導体装置に適用し
て、上述したのに準じた作用効果を得ることができるこ
とは明らかであろう。
合型バイポ―ラトランジスタに適用した場合の実施例を
述べたが、ＭＥＳ方電界効果トランジスタ、ＭＩＳ型電
界効果トランジスタ、ＭＥＭ型トランジスタなど、要
は、素子形成用ＩＩＩ−Ｖ族化合物半導体層とそれに連
結している電極層とを有し、その電極層が、素子形成用
ＩＩＩ−Ｖ族化合物半導体層上に形成された電極用半導
体層と、その電極用半導体層上にそれに接して形成され
た金属層とを有する構成の種々の半導体装置に適用し
て、上述したのに準じた作用効果を得ることができるこ
とは明らかであろう。
【図１】本発明による半導体装置の適用されたヘテロ接
合型バイポ―ラトランジスタの実施例を示す略線的断面
図である。
合型バイポ―ラトランジスタの実施例を示す略線的断面
図である。
【図２】従来の半導体装置としてのヘテロ接合型バイポ
―ラトランジスタを示す略線的断面図である。
―ラトランジスタを示す略線的断面図である。
【図３】本発明による半導体装置の説明に供する、図１
に示すヘテロ接合型バイポ―ラトランジスタに熱処理を
施した後の、その熱処理温度に対するエミッタ電極層を
構成している金属層の半導体層へのコンタクト抵抗を、
従来のヘテロ接合型バイポ―ラトランジスタの場合と対
比して示す図である。
に示すヘテロ接合型バイポ―ラトランジスタに熱処理を
施した後の、その熱処理温度に対するエミッタ電極層を
構成している金属層の半導体層へのコンタクト抵抗を、
従来のヘテロ接合型バイポ―ラトランジスタの場合と対
比して示す図である。
１ コレクタ層 ２ ベ―ス層 ３ エミッタ層 ４ ５ コレクタ電極層 ６ ベ―ス電極層 ７ エミッタ電極層 ７ａ、７ｂ 半導体層 ８ 絶縁膜
Claims (1)
- 【請求項１】 素子形成用ＩＩＩ−Ｖ族化合物半導体層
とそれに連結している電極層とを有し、 上記電極層が、上記素子形成用ＩＩＩ−Ｖ族化合物半導
体層上に形成された電極用半導体層と、その電極用半導
体層上にそれに接して形成された金属層とを有する半導
体装置において、 上記電極用半導体層が、多結晶ＩＶ族半導体でなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19495092A JPH0621079A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19495092A JPH0621079A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621079A true JPH0621079A (ja) | 1994-01-28 |
Family
ID=16333027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19495092A Pending JPH0621079A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6569993B1 (en) | 1998-04-15 | 2003-05-27 | Aventis Pharma S.A. | Process for the preparation of resin-bound cyclic peptides |
| US7800634B2 (en) | 2004-08-18 | 2010-09-21 | Samsung Electronics Co., Ltd | Method of rotating image, computer, and recording media |
-
1992
- 1992-06-29 JP JP19495092A patent/JPH0621079A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6569993B1 (en) | 1998-04-15 | 2003-05-27 | Aventis Pharma S.A. | Process for the preparation of resin-bound cyclic peptides |
| US7800634B2 (en) | 2004-08-18 | 2010-09-21 | Samsung Electronics Co., Ltd | Method of rotating image, computer, and recording media |
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