JPS63285641A - マシンチェックホルト処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、メモリからデータを読み出す際に検出され
たエラー信号に基づいてＣＰＵをホルトさせるように構
成したマシンチェックホルト処理方式において、１命令
で連続してメモリからデータを読み出す場合に連続して
エラーが発生することによってソフトウェアでエラー回
復処理を実行する以前にＣＰＵが停止されてしまう問題
を解決するため、エラーが発生した後、ベクタ要求信号
またはベクタ応答信号が出力されてからエラー回復処理
によってエラーフラグがクリアされるまでの間に再度エ
ラーが発生した場合にのみＣＰＵを停止させることによ
り、分割読み出し時などにソフトウェアによるエラー回
復処理を実行し得るようにしている。

〔産業上の利用分野〕

本発明は、１命令で複数のデータを読み出す場合などに
連続してエラーが発生してもソフトウェアによるエラー
回復処理を実行し得るように構成したマシンチェックホ
ルト処理方式に関するものである。

〔従来の技術と発明が解決しようとする問題点〕ＣＰＵ
　（中央処理装置）がメモリからデータを読み出す時に
パリティエラーなどの異常が検出された場合、この誤っ
た読み出しデータ（あるいは命令など）によってＣＰＵ
が暴走して資源を破壊する恐れがあるため、ＣＰＵを強
制的に停止（マシンチェックホルト）させる必要がある
。この際、誤ったデータが暴走に至らないものであれば
、ソフトウェアによってこのエラーを回復して処理を続
行させることが望ましい。

ＣＰＵを停止させるか否かの判定として、例えば第７図
（イ）に示すように、メモリ読み出しエラーの発生を契
機としてハードウェアがエラーフラグをセットすると同
時にＣＰＵに割り込みを発生させる０次に、この発生さ
せた割込み処理内でソフトウェアがエラー回復処理に成
功した場合には、エラーフラグをクリアし、割込み復帰
で元の処理に戻る。一方、第７図（ロ）に示すように゛
、発生させた割込み処理内でソフトウェアがエラー回復
処理を実行中で未だエラーフラグをクリアする以前に更
に２度目のエラーが発生した場合には、ハードウェアは
エラー回復処理不可と判断してＣＰＵを強制的に停止さ
せるようにしていた。

しかし、近年、ＣＰＵの高速化のため、ｌ命令の実行で
取り扱うデータ幅が拡大する傾向があり、例えばメモリ
から読み出すデータ幅や、ＣＰＵとメモリとの間のデー
タバス幅よりも広いデータを１つのメモリリード命令の
実行で読み出す場合があり、ＣＰＵは１命令実行中に連
続してメモリからデータを読み出す。例えば８ビット幅
のメモリから１６ビツト幅のデータを読み出す場合、Ｃ
ＰＵは８ビット幅のデータを連続して２回メモリから読
み出す。このため、例えばデータバスに何らかの異常が
あると、第７図（ハ）に示すように、１命令実行中に連
続したエラーが発生し、ＣＰＵが暴走に至らないエラー
であっても、割込みがＣＰＵに受は付けられてエラー回
復処理を実行する以前にＣＰＵが停止してしまうという
問題点があった。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するため、エラーが発生し
た後、ベクタ要求信号またはベクタ応答信号が出力され
てからエラー回復処理によってエラーフラグがクリアさ
れるまでの間に再度エラーが発生した場合にＣＰＵを停
止させるようにしている。

第１図を用いて本発明の詳細な説明する。

第１図において、エラーフラグ１は、エラーが検出され
た場合例えば図示パリティエラー信号によってセットさ
れ、エラー回復処理でエラーが回復された場合に図示エ
ラークリア信号によってリセットされるものである。

マシンチェックイネーブルフラグ２は、エラーフラグ１
がセットされている状態で、ベクタ要求信号あるいはベ
クタ応答信号が出力された場合にセットされ、エラーフ
ラグ１がリセットされた場合にリセットされるものであ
る。

マシンチェックホルトフラグ３は、マシンチェックホル
ト信号を生成するものである。

〔作用〕

次に動作を説明する。

第１図において、メモリから読み出したデータにエラー
が発生していることが検出され、エラー信号（パリティ
エラー信号）が通知されたエラーフラグ１は、セットさ
れる共に、割込要求信号をＣＰＵに通知する。ＣＰＵは
この割込み要求信号を受は付けると、ベクタ（割込処理
の先頭アドレスを示す値）要求信号を出力する。割込み
発生元はＣＰＵヘベクタ番号とベクタ応答信号を返す。

この際、マシンチェックイネーブルフラグ２は、このベ
クタ要求信号またはベクタ応答信号によつ　・てセット
される。そして、このマシンチェックイネーブルフラグ
２がセットされた後、上記ベクタ応答信号の通知を受け
たＣＰＵが所定の回復処理の実行を終了してエラークリ
ア信号をエラーフラグ１に通知してリセットする以前に
、再度エラー信号（パリティエラー信号）が通知される
と、マシンチェックホルトフラグ３がセットされ、ＣＰ
Ｕが停止される。

以上のように、エラーが発生し、ベクタ要求信号または
ベクタ応答信号が出力された後、エラー回復処理が実行
される以前に再度エラーが発生した場合にマシンチェッ
クホルト信号をＣＰＵに通知して停止させることにより
、■命令で複数のメモリ読み出しを実行し、連続してエ
ラーが発生してもエラー回復処理の機会を与えるように
している。

〔実施例〕

次に第１図ないし第３図を用いて本発明の１実施例の構
成および動作を詳細に説明する。この実施例は、メモリ
に書き込むデータにパリティピットを附加し、メモリリ
ード時にパリティチェックを行うシステムに適用した具
体例を示す。図中パリティエラー信号は図示外のパリテ
ィチェック回路から出力されるエラー信号を表し、エラ
ーチェック信号はパリティチェックのタイミングを与え
るストローブ信号を表す０割込要求体号はＣＰＵに対す
る割込みを要求する信号を表し、マシンチェックホルト
信号はＣＰＵを停止させる信号を表し、エラークリア信
号はエラー回復処理に成功した場合にエラーフラグ１を
リセットする信号を表す。また、ベクタ要求信号は割込
要求信号に対応してＣＰＵから割込み要求元に発せられ
る信号を表し、ベクタ応答信号はこのベクタ要求信号に
対応して割込み要求元からｃｐｕｍ対して応答された信
号を表す。

エラーフラグ１は、メモリリード時にエラーが発生した
場合にメモリ　（パリティチェック回路）から通知され
るエラーチェ’７り信号でセットされ、エラー回復処理
でエラーが回復された場合にＣＰＵから通知されるエラ
ークリア信号でリセットされるＦＦ（フリップフロップ
）である。

マシンチェックイネーブルフラグ２は、エラーフラグ１
がセットされた後、ベクタ要求信号またはベクタ応答信
号が通知された場合にセットされ、エラーフラグｌがリ
セットされた場合にリセットされ６るＦＦである。

マシンチェックホルトフラグ３は、マシンチェックイネ
ーブルフラグ２がセットされた状態で、かつパリティエ
ラー信号が通知された場合にマシンチェックホルト信号
をＣＰＵに通知してＣＰＵを停止（ボルト）させるもの
である。

次に、第２図および第３図を用いて第１図構成の動作を
詳細に説明する。

第２図において、図中（ａｌは、ＣＰＵが１６ビツト読
出し命令を実行する状態を示す。

図中（ａ−１）は、図中（ａｌの１６ビツト読出し命令
に対応してメモリから上位８ビツトを読み出し、パリテ
ィエラー信号が第［図エラーフラグ１に通知されてセッ
トされると共に、割込み要求信号がＣＰＵに通知される
状態を示す（第３図（イ）および（ロ）図中■）。

図中（ａ−２）は、引き続いてメモリから下位８ビツト
を読み出し、パリティエラー信号が第１図ＡＮＤ回路６
を介してマシンチェックホルトフラグ３に通知されるが
、マシンチェックイネーブルフラグ２がセットされてい
ないので、マシンチェックホルト信号は送出されない状
態を示す（第３図（イ）および（ロ）図中■）。

図中（ｂｌは、ＣＰＵが割込みを受は付ける状態を示す
、これは、通常（、ＰＵは命令の実行の切れ目で割込み
を受は付けるので、この状態を表す、ＣＰＵは割込みを
受は付けると、割込み要求元にべフタ要求信号を通知す
る。これに対応して要求元はベクタ応答信号とベクタ番
号とをＣＰＵに通知する。このＣＰＵからベクタ要求信
号が要求元に送出された時、あるいは要求元からベクタ
応答信号がＣＰＵに送出された時に第１図マシンチェッ
クイネーブルフラグ２がセットされる（第３図（イ）お
よび（ロ）図中■）。

図中（Ｃ）は、ＣＰＵが割込み処理を実行する状態を示
す。

図中（ｄｌは、エラー回復するためにメモリからデータ
の読み出しなどを実行中に、更にパリティエラーが発生
した状態を示す。

図中ｔｅｌは、もはやエラー回復不可としてＣＰＵを停
止させる状態を示す。これは、第１図マシンチェックイ
ネーブルフラグ２がセットされている状態で再度パリテ
ィエラー信号が通知されたので、ＡＮＤ回路６を介して
マシンチェックホルトフラグ３にこの旨が通知され、マ
シンチェックホルト信号がＣＰＵに送出される状態を意
味している（第３図（ロ）図中■）。尚、エラー回復処
理中にエラーが発生しない場合には、エラー回復処理に
よってエラーの修正が実行され、図中（（）でエラーク
リア信号が第１図エラーフラグ１に通知されて第３図（
イ）図中■に示すようにリセットされると共に、マシン
チェックイネーブルフラグ２もリセットされる。そして
、一連のエラー回復処理が終了し、割込み処理から元の
処理に復帰する。

以上のように、■命令でメモリから複数回にわけて連続
してデータを読み出す場合に連続してエラーが発生した
としても、即時ＣＰＵを停止させるのではなくて、ベク
タ要求信号あるいはベクタ応答信号が出力された後、エ
ラーフラグがリセットされるまでの間に再度エラーが発
生した場合に、ＣＰＵを停止させることにより、ソフト
ウェアによるエラー回復の機会を与えることが可能とな
る。

第４図は本発明の他の実施例構成図を示す。これは、パ
リティエラー信号が通知されエラーフラグ１がセットさ
れた場合にＣＰＵに対してＡ（所定レベルを意味する）
レベル割込み、要求信号を通知すると共に、デコーダ４
およびＡＮＤ回路５を新たに設けてＣＰＵから通知され
た割込み認知レベル信号をデコードして自己が通知した
Ａレベルの割込み信号である場合にのみマシンチェック
イネーブルフラグ２をセットするようにしたものである
。この構成を採用するこにより、必要最小限のマシンチ
ェックホルト信号を送出するようにすることが可能とな
る。以下第４図ないし第６図を用いて説明する。

第５図において、図中（Ａ）は、ｃｐｕが１６ビツト読
出し命令を実行する状態を示す。

図中（Ａ−１）は、図中（Ａ）１６ビツト続出し命令に
対応してメモリから上位８ビツトを読み出し、パリティ
エラー信号が第４図エラーフラグ１に通知されてセット
されると共に、Ａレベル割込み要求信号がＣＰＵに通知
される状態を示す（第６図（イ）および（ロ）図中■）
。

図中（Ａ−２）は、引き続いてメモリから下位８ビツト
を読み出し、パリティエラー信号が第４図ＡＮＤ回路６
を介してマシンチェックホルトフラグ３に通知されるが
、マシンチェックイネーブルフラグ２がセットされてい
ないので、マシンチェックホルト信号は送出されない状
態を示す（第６図（イ）および（ロ）図中＠）。

図中（Ｂ−１）は、ＣＰＵからレベルＢのベクタ要求信
号の通知があっても、これは図中（Ａ−１）で割込み要
求したＡレベルのものでないので、マシンチェックイネ
ーブルフラグ２をセットすることなく、他の要求元がレ
ベルＢのベクタ応答信号およびベクタ番号をＣＰＵに応
答し、レベルＢの割込み処理を実行した後、復帰する状
態を示す。

図中（Ｂ−２）は、ＣＰＵからレベルＡのベクタ要求信
号が送出されたので、要求元はレベレＡの応答信号およ
びベクタ番号をＣＰＵに返答すると共に、第４図デコー
ダ４およびＡＮＤ回路５を介してマシンチェックイネ−
フルフラグ２がセットされる状態を示す。（第６図（イ
）および（ロ）図中０）。

図中（Ｃ）は、ＣＰＵがレベルへの割込み処理を実行す
る状態を示す。

図中（［１）は、エラー回復するためにメモリからデー
タの読み出しなどを実行中に、更にパリティエラーが発
生する状態を示す。

図中（Ｅ）は、もはやエラー回復不可としてＣＰＵを停
止させる状態を示す。これは、第４図マシンチェックイ
ネーブルフラグ２がセットされている状態で再度パリテ
ィエラー信号が通知されたので、ＡＮＤ回路６を介して
マシンチェックホルトフラグ３がセットされ、マシンチ
ェックホルト信号がＣＰＵに通知されて停止される状態
を示す（第６図（ロ）図中０）。尚、エラー回復処理中
にエラーが発生しない場合には、エラー回復処理によっ
てエラーの修正が実行され、図中（Ｆ）でエラークリア
信号が第４図エラーフラグ１に通知されて第６図（イ）
図中■に示すようにリセットされると共に、マシンチェ
ックイネーブルフラグ２もリセットされる。そして、一
連のエラー回復処理が終了し、レベルＡの割込み処理か
ら元の処理に復帰する。

以上のように、１命令でメモリから複数回にわけて連続
してデータを読み出す場合に連続してエラーが発生した
としても、即時ＣＰＵを停止させるのではなくて、自己
が送出したレベルＡのベクタ要求信号あるいはベクタ応
答信号が出力されたと認知した後、エラーフラグがリセ
ットされるまでの間に再度エラーが発生した場合に、Ｃ
ＰＵを停止させることにより、ソフトウェアによるエラ
ー回復の機会を与えることを可能にしている。

〔発明の効果〕

以上説明したように、本発明によれば、エラーが発生し
た後、ベクタ要求信号またはベクタ応答信号が出力され
てからエラー回復処理によってエラーフラグがクリアさ
れるまでの間に再度エラーが発生した場合にのみＣＰｔ
Ｊを停止させる構成を採用しているため、１命令で複数
のデータを連続して分割読み出しする場合などにおいて
ソフトウェアによるエラー回復処理を実行することがで
きると共に、エラー回復が行えない状態ではＣＰＵを停
止させて資源の破壊を防止することができる。

【図面の簡単な説明】

第１図ｑ本発明の１実施例構成図、第２図は本発明の動
作説明図、第３図は本発明のタイムチャート、第４図は
本発明の他の実施例構成図、第５図は第４図構成の動作
説明図、第６図は第４図構成のタイムチャート、第７図
は従来技術説明図を示す。 図中、１はエラーフラグ、２はマシンチェックイネーブ
ルフラグ、３はマシンチェックホルトフラグ、４はデコ
ーダ、５．６はＡＮＤ回路を表す。

Claims (2)

【特許請求の範囲】
1. （１）メモリからデータを読み出す際に検出されたエラ
   ー信号に基づいてＣＰＵをホルトさせるように構成した
   マシンチェックホルト処理方式において、 通知されたエラー信号に基づいてセットされると共にセ
   ットされた場合にＣＰＵに対して割込要求信号を送出す
   るエラーフラグ（１）と、 このエラーフラグ（１）がセットされている状態でベク
   タ要求信号又はベクタ応答信号が出力された場合にセッ
   トされるマシンチェックイネーブルフラグ（２）とを備
   え、 このマシンチェックイネーブルフラグ（２）がセットさ
   れている状態でエラー信号が再度通知された場合に、マ
   シンチェックホルト信号をＣＰＵに送出して当該ＣＰＵ
   をホルトさせるように構成したことを特徴とするマシン
   チェックホルト処理方式。
2. （２）上記割込要求信号として所定レベルの割込要求信
   号をＣＰＵに送出すると共に、ＣＰＵから通知された割
   込認知レベル信号が当該送出した所定レベルの割込要求
   信号に該当する場合にのみマシンチェックイネーブルフ
   ラブ（２）をセットするように構成したことを特徴とす
   る特許請求の範囲第（１）項記載のマシンチェックホル
   ト処理方式。