JPH04219829A - 割込制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は割込制御装置に関するも
のであり、特に、多くの割込要求の中から割込要因デバ
イスを容易に特定することができるようにした割込制御
装置に関する。

【０００２】

【従来の技術】一般的に、汎用のマイクロコンピュータ
（ＣＰＵ）では１〜数本の割込入力を受付けられるよう
になっている。これ以上の多数の外部割込みを必要とす
るようなシステムにおいては、多数の割込要求の論理和
をとり、これをＣＰＵの割込入力に接続している。ＣＰ
Ｕは前記割込入力に供給される信号によって割込が発生
したことを検知できる。複数の割込要求の論理和をとっ
てＣＰＵに接続した例として特開平２−５９８４７号公
報に記載された回路がある。

【０００３】このような回路構成をとるシステムでは、
ＣＰＵは割込みを受付けた後、割込処理プログラムの中
で予定の順序に従ってサーチを行い、どの割込要因デバ
イスの処理を行うのかについて判断する。

【０００４】

【発明が解決しようとする課題】上記の従来技術には次
のような問題点があった。すなわち、上記の割込要因デ
バイスのサーチ方法では、割込要因を一点一点調べてい
くことになるので、ソフトウェアが複雑となって時間が
かかるという問題点がある。

【０００５】一般に、システム規模の拡大に従って割込
要因デバイスは増加する傾向にあるため、従来の方法で
は規模の大きいシステムにおける高速処理という面で問
題があった。

【０００６】本発明の目的は、上記の問題点を解消し、
多数の外部割込が発生した場合でも、サーチを行わず、
簡単に割込要因デバイスを特定できる割込制御装置を提
供することにある。

【０００７】

【課題を解決するための手段】上記の課題を解決し、目
的を達成するための本発明は、割込が発生した場合にＣ
ＰＵに割込発生信号を出力すると共に、複数の割込要因
があった場合は予定の優先度に従ってそのうちの１つを
コード化して出力するプライオリティエンコーダと、前
記コード化された出力信号およびベクタベースレジスタ
の値を格納するバッファとを具備し、前記割込発生信号
に応答して前記バッファから読出されたデータを、ジャ
ンプアドレスが格納された記憶手段のメモリ・アドレス
を指定するための割込ベクタとした点に特徴がある。

【０００８】

【作用】上記のように構成された本発明によれば、複数
の割込要因の各々にあらかじめ割込ベクタを対応付けて
おくことにより、同時に複数の割込が発生した場合、優
先度の高い割込要因に対応する割込ベクタを発生させる
ことができる。

【０００９】

【実施例】以下、図面を参照して本発明を詳細に説明す
る。図４はマイクロコンピュータのメモリ空間の一例を
示す図である。

【００１０】同図において、記憶部の領域Ａには割込処
理を行うプログラムの格納場所を示す割込ジャンプアド
レスが記録されている。各割込ジャンプアドレスは、例
えば４バイトのデータで表されていて、領域Ａ全体とし
ては１キロバイトのメモリ空間が与えられている。

【００１１】例えば、ポインタＩＶ１には、領域Ｂの割
込処理プログラムＰ１のスタートアドレスが記録され、
ポインタＩＶ２には割込処理プログラムＰ２のスタート
アドレスが記録されている。

【００１２】図１は本発明の一実施例のブロック図であ
る。

【００１３】同図において、割込受付レジスタ６には複
数の割込要求が入力される。マスクレジスタ１には割込
みを禁止するためのマスクビットが設定される。このマ
スクレジスタ１の出力データは割込受付レジスタ６に供
給され、その結果、割込受付レジスタ６に入力された割
込要求のうち、マスクビットでマスクされない信号がラ
ッチレジスタ２に入力される。このラッチレジスタは、
いわゆるトランスペアレント・ラッチであり、ホールド
端子に保持信号が入力されていない状態では、入力され
た信号はそのまま出力端子に現れ、保持信号によって出
力が固定される。本実施例では、ラッチレジスタ２に入
力されたデータは、後で詳述する割込アクノリッジ信号
ＡＣＫに応答してその出力データが固定（ラッチ）され
る。

【００１４】ラッチレジスタ２の出力は第１プライオリ
ティエンコーダ（以下、単に第１エンコーダという）３
に供給される。第１エンコーダ３は入力ビットのうち有
効ビットがあった場合、つまり割込要求が発生している
場合は、第２エンコーダ７に接続されている割込信号Ｉ
ＮＴを有効レベルに変化させる。第２エンコーダ７は割
込信号ＩＮＴのレベル変化に応答し、この割込信号ＩＮ
Ｔが接続された入力端子の位置に対応するバイナリコー
ドをＣＰＵ９に出力する。ＣＰＵ９はこのバイナリコー
ドによって割込が発生したことを認識できる。

【００１５】なお、第２エンコーダ７は、接続されてい
る多数の信号のうち、複数の信号が同時に有効となった
場合、その入力端子のそれぞれにあらかじめ与えられて
いる優先度に従い、より優先度の高い入力端子に接続さ
れた有効な割込信号に対応するバイナリコードを発生す
る。

【００１６】すなわち、第２エンコーダ７には前記割込
信号ＩＮＴだけでなく、複数の他の割込信号ＩＮＴｎも
接続されている。したがって、割込信号ＩＮＴと同時に
他の割込信号ＩＮＴｎのいくつかが有効となった場合は
、他の割込信号ＩＮＴｎよりも割込信号ＩＮＴの優先度
が高い場合にのみ、この割込信号ＩＮＴに対応したバイ
ナリコードが第２エンコーダ７からＣＰＵ９に出力され
る。

【００１７】また、前記第１エンコーダ３は、第２エン
コーダ７と同等の機能を有するものであり、入力された
信号の有効ビットを３ビットのバイナリコードに変換し
て割込ベクタ・リードバッファ（以下、単にバッファと
いう）５に出力する。

【００１８】すなわち、ラッチレジスタ２の出力信号の
うち、優先度の高い信号が第１エンコーダ３でコード化
されてバッファ５に入力される。さらに、バッファ５に
は、割込ベクタのベクタベースを設定するベクタベース
レジスタ４からも、その設定データが入力される。

【００１９】また、ＣＰＵ９は前記第２エンコーダ７か
ら供給されるコードに応答して割込アクノリッジ信号Ａ
ＣＫを発生する。このアクノリッジ信号ＡＣＫに応答し
、ラッチレジスタ２の出力信号は、その時点で保持され
る。

【００２０】その結果、バッファ５の内容は、第１エン
コーダ３でコード化されたラッチレジスタ２の出力信号
と、ベクタベースレジスタ４の設定値との合成値で表さ
れた割込ベクタとなる。この割込ベクタはアクノリッジ
信号ＡＣＫに従ってＣＰＵ９に出力される。

【００２１】この割込ベクタが指定するメモリ・アドレ
ス、つまり前記メモリ空間のＡ領域のポインタが検出さ
れ、このポインタが示すアドレスに格納された割込プロ
グラムが読出され、割込処理が実行される。

【００２２】次に、具体的な割込要求に基づいて本実施
例をさらに詳細に説明する。

【００２３】図２は本実施例の要部ブロック図、図３は
タイミングチャートである。図２において、図１と同符
号は同一または同等部分を示す。

【００２４】図２および図３において、８つの割込信号
ＩＮＴ０〜ＩＮＴ７のうち、まず、ａ点で割込信号ＩＮ
Ｔ３が発生すると、第１エンコーダ３はＩＮＴコードと
してバイナリコード“３”を出力する。さらに、第２エ
ンコーダ７に接続される第１エンコーダ３の端子の出力
はロー“０”に変化する。第２エンコーダ７に他の信号
の入力がない場合は、第２エンコーダ７の出力つまりＩ
ＰＬコードは“４”のバイナリコードとなり、ＣＰＵ９
に割込要求の発生が知らされる。

【００２５】その後、この割込要求にＣＰＵが応答して
アクノリッジ信号ＡＣＫを発する時点ｃより以前に、ｂ
点においてさらにもう１つの割込信号ＩＮＴ６が発生す
ると、第１エンコーダ３は、割込信号ＩＮＴ３よりプラ
イオリティの高い入力点に入力された割込信号ＩＮＴ６
のバイナリコード“６”をＩＮＴコードとして出力する
。

【００２６】ＣＰＵ９から供給されるファンクションコ
ードＦＣ０〜ＦＣ２がすべてハイ“１”となり、アドレ
スストローブＡＳがアンドゲート８に入力されると、割
込アクノリッジＡＣＫが発生する（ｃ点）。そして、Ｉ
ＮＴコードおよび前記ベクタベースレジスタ４の設定値
との合成値に従って割込ベクタが発生し、割込処理プロ
グラムが実行される。

【００２７】割込要求信号ＩＮＴ６に基づく割込処理が
ｄ点で終了すると、割込要求信号ＩＮＴ６はリセットさ
れ、それまで待たされていた割込要求信号ＩＮＴ３の処
理が実行される。

【００２８】一方、アクノリッジ信号ＡＣＫの発生時点
ｃより遅れて割込信号ＩＮＴ６が発生した場合は、この
割込信号ＩＮＴ６による処理は、割込信号ＩＮＴ３によ
る処理が終了するまで待ち状態となる。

【００２９】このように、第１エンコーダ３の割込要求
の検出信号が第２エンコーダ７に供給されるようにして
いるので、第２エンコーダ７に入力される割込レベルの
１つによって、更に複数（本実施例では８レベル）の割
込要求を制御することができる。

【００３０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、割込レベルを増加させることができる共に、
各割込レベルに対応した割込ベクタを発生することがで
きるので割込要因のサーチが不要となる。その結果、割
込要因の多い、大きなシステムも簡単に構成できるよう
になる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】実施例の、より詳細な構成を示すブロック図で
ある。

【図３】実施例のタイミングチャートである。

【図４】メモリ空間の説明図である。

【符号の説明】

１　　マスクレジスタ ２　　ラッチレジスタ ３　　第１エンコーダ ４　　ベクタベースレジスタ ５　　バッファ ６　　割込受付レジスタ ７　　第２レジスタ ８　　アンドゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　割込が発生した場合にＣＰＵに割込発
   生信号を出力すると共に、複数の割込要因があった場合
   は予定の優先度に従ってそのうちの１つをコード化して
   出力するプライオリティエンコーダと、前記コード化さ
   れた出力信号およびベクタベースレジスタの値を格納す
   るバッファと、前記割込発生信号に応答して前記バッフ
   ァからデータを割込ベクタとして読出す手段と、前記割
   込ベクタで示されるメモリ・アドレスからジャンプアド
   レスを読出して割込処理を実行させる手段とを具備した
   ことを特徴とする割込制御装置。