JPS60196846A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はマイクロプログラム制御方式に関し、特に記憶
装置に対するアクセス中における多重割込制御方式に関
する。

従来技術 高速処理を要求されるマイクロプログラム制御装置にお
いては、マイクロプログラムの実行サイクルに比較して
記憶装置のアクセスタイムが長いために記憶装置へのア
クセス要求を送出するマイクロ命令を実行した場合、ア
クセス完了同期の方法として主に次の三とおシの方法が
一般に用いられている。

（１）　アクセス要求が完了するまで該要求を発行した
マイクロ命令実行サイクルを延長する方法。

（２）アクセス要求を送出するマイクロ命令サイクル実
行後一定時間後にアクセスが完了することを約束付けて
おきマイクロ命令によりデータの受渡しをする方法。

（３）　（２）の改良型で何らかの要因により一定時間
後のアクセス完了が期待できない装置においてマイクロ
命令によりアクセス同期完了コマンドを送出し、記憶装
置からのアクセス完了と待ち合わせてデータの受渡しを
する方法。

従来の高速処理用マイクロプログラム制御装置では、（
１）の方法は高速処理に不向きである故に（２）。

（３）の方法が一般的であシ、アクセス要求マイクロ命
令送出からアクセス完了迄の間はマイクロプログラムの
割込の受付けができずアクセス完了後に割込受付けをし
なければならないという制限があった。

発明の目的 本発明の目的は記憶装置のアクセス動作中にも多重割込
受付を可能としたマイクロプログラム制御装置を提供す
ることである。

本発明によるマイクロプログラム制御方式は、予めデー
タ読出要求時にその時点における割込レベル情報を例え
ば記憶装置に設けられた格納部に一時記憶しておき、デ
ータ読出時に読出データと共にこの割込レベル情報をも
読出すようにし、当該読出要求時の割込レベルが当該デ
ータ読出時の割込レベルと・一致するか否かを検出し一
致時には読出データを出力し、また不一致時には一時的
に読出データをデータ格納手段内の割込レベルに対応し
たアドレス部（格納部）に格納しておき、割込処理ルー
チンから復帰後にデータ格納手段から現割込レベルに対
応する読出データを導出するように構成してなるもので
ある。

実施例 以下に、第１図を用いて本発明の詳細な説明する。

本発明に係るマイクロプログラム制御装置は、図示せぬ
制御部からの読出要求信号９０１に応答して一定時間後
に読出同期信号１０１と共にデータ１０３を読出す記憶
装置１と、この記憶装置に対するデータ読出要求時にそ
の時点における割込レベル情報２０１を発生する割込制
御回路２と、読出データ１０３を一時格納する３つのレ
ジスタ４１〜４３と、このレジスタ４１〜４３のいずれ
にデータ１０３を格納すべきかを指定するアドレス信号
５０１〜５０３を記憶装置１からの所定出力情報１０２
に応じて発生するデコーダ５と、割込レベル情報２０１
と記憶装置１からの出力情報１０２との一致、不一致を
検出するエクスクル−シブオア回路３と、この回路３の
出力と読出同期信号１０１とを２人力としデコーダ５を
オンオフせしめるアンド回路８と、割込レベル情報２０
１に応じてレジスタ４１〜４３の格納情報を択一的に導
出する選択器６と、更には読出同期信号１０１に応じて
選択器６の出力６０１と読出データ１０３とを択一的に
導出して図示せぬ演算装置等への信号７０１とする選択
器７とを有する。

そして、記憶装置１の内部には、割込制御回路２からの
割込レベル情報２０１を入力として一時記憶し、読出同
期信号１０１と同時にこの記憶割込レベル情報を導出す
る格納部が設けられているものとする。もつとも、この
格納部は記憶装置１の内部ではなく外部に独立して設け
るようにしても良い。

記憶装置１は、読出要求マイクロ命令の実行により読出
要求信号９０１と割込制御回路２からの割込レベル信号
２０１とが送出されることにより読出動作をなす。本例
では、この割込レベル信号２０１は２ピツトで構成され
てお、１、”ｏｏ”が割込のない状態を示し、割込毎に
１増加して復帰毎に１ル後に同期信号１０１と共にアク
セス時の割込レベル１０２及び読出データ１０３とを出
力する。アクセス時の割込レベルは読出要求信号９０１
と共に送られた割込レベル信号２０１と同じものである
。書込については通常の記憶装置と同等である。

割込制御回路２は、割込発生により割込レベルを１増加
させて割込動作をなし、割込処理からの復帰によシ割込
レベルを１減少させる如き制御を行い、割込レベルを２
ビツトの信号２０１として出力するのである。−数枚出
用のエクスクルーシブオア回路３は、現割込レベル信号
の２ビツトとアクセス時の割込レベル信号２０１の２ビ
ツトとをビット毎に比較して不一致時に論理Ｉｔ　１＃
を出力する。

データ格納手段として、本実施例では３個のレジスタ４
１　、４２　、４３が割込レベル０，１．２に対応して
設けられており、デコーダ５の出力信号５０１゜５０２
　、５０３によ＃）１０３のデータをセットし、各レジ
スタの出力データは選択器６へ送られる。デコーダ５は
、読憶装置１からの読出同期信号が送出されたときに比
較器３の出力がａｔ　１　ｎ即ち入力が不一致の場合に
有効化され、アクセス時の割込レベル１０２がデコード
されて割込レベル０　、１．２に対して５０１　、５０
２　、５０３が出力される。割込レベル３のときには、
割込制御回路２およびマイクロ命令仕様によりそれ以上
の割込は禁止され、それに対するデコーダ及びレジスタ
は存在しない。

選択器６は割込レベル信号２０１により割込レベル０，
１．２に応じてレジスタ４１　、４２　、４３のうちの
１つの出力を選択し、選択器７は記憶装置１からの読出
同期信号１０１によって選択器６の出力６０１と記憶装
置１からの読出データ１０３のうち一方を選択する。読
出同期信号１０１が無効時には選択器６の出力６０１を
、有効時には続出データ１０３を夫々選び、その出カフ
０１は演算処理装置等へ送られる。

第２図は第１図の装置の動作を示すタイミングチャート
の例であ’）、Ｔｔ　、’ｒ２．・・・等は夫々１クロ
ツクサイクルを示し、データ読出に２クロツクサイクル
を要するものとし、１クロツクサイクルはマイクロ命令
を１命令実行するのに要するサイクルである。図中、Ａ
、Ｂ、Ｃ，Ｄは読出要求を示し、■、■、■、■は夫々
Ａ、Ｂ、Ｃ，Ｄに対する読出データを示している。

先ず、割込発生のない状態では、現時点での割込レベル
信号２０１とアクセス時の割込レベル信号１０２とは共
に°’　ｏ　ｏ　”であり常に一致している。

よってエクスクル−シブオア回路３の出力は１１０″′
となっておシ、デコーダ５は無効（オフ）である。

従って、各レジスタ４１〜４３には読出データ１０３の
格納はなされず、読出同期信号１０１によシこの読出デ
ータ１０３が選択器７を介して導出されることになる。

次に、読出要求直後に割込が発生すると、割込制御回路
２によシ割込が受付けられてマイクロプログラムは割込
処理ルーチンへ移行する。同時に、割込レベル信号に１
が加算される。読出に２クロツクサイクルを要するので
、割込処理ルーチンの２ステツプ目のタイミングで当該
読出要求に対する読出データ１０３と読出要求アクセス
時の割込レベル信号１０２が同期信号１０１に伴って送
出される。

このとき、当該アクセス時の割込レベル信号１０２は現
時点の割込レベル信号２０１とは異なっているので、オ
ア回路３の出力は°１″となりデコーダ５が有効（オ／
）となる。よって、アクセス時の割込レベル信号１０２
がデコーダ５によシブコードされて、このレベル信号１
０２に応じたアドレス信号５０１〜５０３のうちの１つ
が選択されそれに対応するレジスタ４１〜４３の１つに
読出データ１０３がセットされる。こ＼では、アクセス
時の割込レベルは０であるからレジスタ４１に読出デー
タ１０３がセットされる。このとき、選択器７の出力は
読出データ１０３を選択することになるが、不使用とさ
れる。

割込処理ルーチン中の復帰マイクロ命令等の実行によシ
、割込制御回路２によって割込前のマイクロプログラム
ルーチンに処理が移行されると同時に割込レベル信号が
１減算される。本来のマイクロプログラムルーチンでは
、読出要求マイクロ命令送出後２ステツプ目のマイクロ
プログラムでデータの受取や処理をなすようになってい
るので、復帰後の２ステツプ目で前述の動作が行われる
が、この時記憶装置１からの読出同期信号は送出されな
いので、選択器７は出力６０１を選び、割込レベルがＯ
のときには選択器６によってレジスタ４１のデータが選
ばれ、その結果として出カフ０１に読出要求マイクロ命
令に対するデータが読出されて所望の動作が行われるの
である。

こうすることによシ多重の割込動作が可能となるもので
ある。

尚、第１図の点線ＩＯにて囲んだ部分は、一般に広く知
られているレジスタファイルにより簡単に実現可能であ
る。すなわち、アクセス時の割込レベル信号１０２を書
込アドレスとし、アンド回路８の出力を書込信号どし、
読出データ１０３を書込データとし、割込レベル信号２
０１を読出アドレスとし、選択器６の出力６０１を読出
データとするレジスタファイルによシ実現される。また
、本実施例では点線部ｌＯに対する書込と読出は同時に
生じないので、アドレス選択器とメモリ素子とを組合せ
ても容易に実現可能である。

発明の効果 本発明によれば、割込レベルに対応して読出データ格納
部を夫々設け、読出要求時に送出した割込レベル情報を
現時点の割込レベル情報と比較して異なれば読出データ
をアクセス時の割込レベルに対応するデータ格納部へ格
納し、割込復帰後にこれを読出すようにしたので、アク
セス中の多重割込を受付は得る利点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の動作を示すタイミングチャートである。 主要部分の符号の説明 １・・・記−憶装置　２・・・割込制御回路３°°″エ
クスクル−シブオア回路 ４１〜４３・・・レジスタ　５・・・デコーダ６．７・
・・選択器 出願人　日本電気株式会社 代理人　弁理士　柳川信

Claims (1)

【特許請求の範囲】
1. マイクロ命令によりアクセス可能な記憶手段と、データ
   を一時格納するだめのデータ格納手段と、前記記憶手段
   に対するデータ読出要求時にその時点における割込レベ
   ル情報を発生する割込制御手段と、前記割込レベル情報
   を記憶してこの割込レベル情報が記憶されたときのデー
   タ読出要求に対するデータ読出時にこの割込レベル情報
   を出力する割込レベル情報格納手段と、前記割込制御手
   段から発生された現時点の割込レベル情報と前記割込レ
   ベル情報格納手段から出力された割込レベル情報とを比
   較して不一致時に前記記憶手段からの読出データを前記
   データ格納手段へ格納すべく前記割込レベル情報格納手
   段から出力された割込レベル情報に応じたアドレスを発
   生するアドレス発生手段とを有し、割込処理ルーチンか
   らの復帰後に前記データ格納手段から現割込レベルに対
   応する格納データを導出可能としてなることを特徴とす
   るマイクロプログラム制御方式。