JPH0460848A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理装置、特に入出力デバイスのコン
トローラを結合したデータ処理装置に関するものである
。

〔従来の技術〕

第２図は従来例のデータ処理装置の構成図で、第３図は
第２図におけるエラーコントロール部の詳細図を示した
ものである。

図において、１はアドレスバス、２はデータバス、３は
実行する命令およびデータを格納するメモリ部、４はメ
モリ部３から取出した命令およびデータ等を処理するプ
ロセッサ部、５はデータ処理装置全体を制御するシステ
ムコントロール部、６および７は入出力装置（ＩＯＡ、
ＪＯＢ）、８および９はそれぞれ入出力装置６，７を制
御する１０コントロール部、１０はエラー処理を制御す
るエラーコントロール部である。また、１１はＩＯコン
トロール部８，９、およびエラーコントロール部１０各
部内のレジスタを選択するデコード信号、１２はシステ
ムコンロール部５に対して■０コントロール部８．９の
レジスタアクセスの正常または異常終ｒを知らせる■０
コントロール応答信号、１３は１０コントロール応答信
号１２を受けて更にプロセッサ部４に伝えるシステムコ
ントロール応答信号、１４はＩＯコントロール応答信号
１２が異常終了てあった時にエラーコントロール部１０
に伝えるエラーコントロール信号、１５および１６はＩ
Ｏコントロール部８゜９がそれぞれ入出力装置６，７を
コントロールするＩＯＡコントロール信号とＩＯＢコン
トロール信号である。

更に第３図において、１７はアドレスを保持しエラーが
起きれば、その時のアドレスを保持し続けるエラーステ
ータスレジスタ、１８はエラーが起きたことを記憶して
おくエラーホールドフリップフロップである。

次に動作について説明する。

プロセッサ部４はメモリ部３から命令およびデータを取
出して命令を実行する。ここで、その命令の内容がｌ０
Ａ６を制御するものでＩＯＡコントロール部８にデータ
を転送することであった時、データはプロセッサ部４か
らデータバス２を通して転送するデータと、更にアドレ
スバス１を通してＩＯＡコントロール部８を指すアドレ
スとがそれぞれ送られる。

システムコントロール部５ではアドレスバス１を通った
アドレスをデコードし、デコード信号１１を生成してＩ
ＯＡコントロール部８に送り、データバス２上のデータ
を引取るよう指示する。

１０Ａコントロ一ル部８ではデータを受取り後、ＩＯＡ
コントロール信号１５により、目的の１０Ａ６を制御す
る一方で、データを正常に取得したことをＴｏコントロ
ール応答信号１２によりシステムコントロール部５に送
る。システムコントロール部５では更にシステムコント
ロール応答信号１３によりデータの転送が正常に終了し
たことをプロセッサ部４に知らせる。

しかし、ＩＯＡコントロール部８でデータの受取りがう
まくいかなかった場合、１０コントロール応答信号１２
がデータ取得の異常をシステムコントロール部５に伝え
るか、または一定時間経過してもＩＯコントロール応答
信号！２に何も反応がないことになり、いずれの場合も
システムコントロール部５は異常を検知する。システム
コントロール部５はこの異常をシステムコントール応答
信号１３にのせてプロセッサ部４に知らせると共に、エ
ラーコントロール信号１４によりエラーの発生をエラー
コントロール部１０に知らせる。

次に第３図で、エラーコントロール部１０はエラー発生
に備えて命令の実行毎にアドレスバス１からアドレスを
取出し、エラーステータスレジスタ１７にセットしてい
るが、エラーコントロール信号１４によってエラー発生
が伝えられると、エラーホールドリップフロップ１８を
セットし、次の命令以降エラーステータスレジスタ１７
にアドレスをセットしないようにし、エラー発生時のア
ドレスを保持する。

プロセッサ部４はエラー発生の報告をシステムコントロ
ール応答信号１３により受取ると次の命令の実行を中止
し、エラーステータスレジスタ１７の内容を読取るため
、エラーステータスレジスタ１７のアドレスをアドレス
バス１にのせる。

アドレスバス１上のアドレスはシステムコントロール部
５でデコードされ、デコード信号１１にのせられてエラ
ーコントロール部１０に送られ、エラーステータスレジ
スタ１７が読出される。

プロセッサ部４では、このエラー発生時のアドレスを受
取りエラー報告を作成して、メモリ部３に書込み、以後
の処理を再開する一方、エラーコントロール部１０では
アドレスの収得を始める。

〔発明が解決しようとする課題〕

しかしながら、従来例のデータ処理装置におけるエラー
コントロール部は以上のように構成されているので、１
度エラーが起きてもエラー報告を終えると最初と同じ状
態になり、２度目に同じエラーが起きても再び同じエラ
ー報告をし、処理に重複があるという問題点があった。

この発明は、以上のような問題点を解消するためになさ
れたもので、１度エラーが発生すると、その時と同じア
ドレスへのアクセスについてはこのエラーが発生する前
にエラーを検知し、プロセッサ部が次の処理を早く実行
できることを目的とする。

（課題を解決するための手段） このため、この発明においては、データを処理する時に
発生したエラー処理を制御するエラーコントロール部を
備えたデータ処理装置において、前記エラーコントロー
ル部はエラーが発生したアドレスをエラーの種別に区分
してそれぞれ順次保持する複数の保持手段と、命令実行
時のアドレスと、前記各保持手段に保持されたエラーア
ドレスと、を比較して同種のエラーを検知する比較検知
手段と、を具備して成ることを特徴とするデータ処理装
置とすることにより、前記目的を達成しようとするもの
である。

〔作用〕

以上のような構成としたのて、この発明における複数の
保持手段は、エラーが発生する毎に、その時のアドレス
を順次保持してゆき、命令実行時のアドレスをそれまで
に発生したエラーのアドレスと比較することで、同種の
エラーについて２回目の発生以降は、エラーの発生以前
にエラーを検知できる。

〔実施例〕

第１図はこの発明に係る一実施例のデータ処理装置にお
けるエラーコントロール部の構成図である。なお、第２
図および第３図に示す従来例と同一（相当）構成要素は
同一符号で表わし、重複説明は省略する。

第１図において、１９ａ、１９ｂ、１９ｃはそれぞれ１
番目、２番目、ｎ番目の保持手段であるエラーステータ
スレジスタであり、２０はデコード信号１１によりエラ
ーステータスレジスタ１９ａ〜１９ｃの読出しの選択を
するセレクタおよびエラーレジスタ内のデータを比較す
るコンパレータで構成する比較検知手段、２１はエラー
レジスタへの書込みの選択を行うカウンタである。

次に動作ついて説明する。

プロセッサ部４で実行する命令の内容が、ｌ０Ａ６を制
御するものでＩＯＡコントロール部８にデータを転送す
ることであった時、正常に転送できた場合は従来方式と
同じ動作であるが、ＩＯＡコントロール部８でデータの
転送がうまくいかなかった場合、この実施例でのエラー
コントロール部１０は第１図において、カウンタ２１の
指すエラーステータスレジスター９ａ〜１９ｃに、エラ
ー発生に備えて命令の実行毎に、アドレスバス１からア
ドレスを取出しセットしている。

最初エラーが全く発生していない状態では、カウンタ２
１は第１のエラーステータスレジスタ１９ａを指してお
り、命令の実行毎に、アドレスはエラーステータスレジ
スター９ａにセットされる。エラーが発生し、エラーコ
ントロール信号１４によりそれが知らされるとカウンタ
２１がカウントアツプし、次の命令の実行からはアドレ
スが第２のエラーステータスレジスター９ｂに毎回セッ
トされる。以下、新たなエラーが発生する毎にカウンタ
２１の指示により次のエラーステータスレジスター９に
アドレスがセットされる。

すなわち、１回目のエラー発生時のアドレスは第１のエ
ラーステータスレジスター９ａに保持さねる。次の命令
実行時、毎回のアドレスを第２のエラーステータスレジ
スタ１９ｂに保持した後、その値は第１のエラーステー
タスレジスタ１９ａの内容と比較検知手段２０で比較さ
れ、一致すれば再度のエラー発生が予想されるため、エ
ラーコントロール信号１４によりシステムコンロール部
５ヘエラーが報告され、更にシステムコントロール応答
信号１３によりプロセッサ部４に知らされる。このよう
にｉ番目のエラーステータスレジスタ１９にセットされ
たデータは、１〜ｉ−１番目のエラーステータスレジス
タ１９の値と比較され、エラー発生を事前に検知する。

また、こうした事前検知のエラー発生は各エラーステー
タスレジスタ１９ａ〜１９ｃに保持された時の最初のエ
ラー発生と異なり、メモリ部３へのエラー報告の作成・
書込みを必要としない。

発生したエラーのアドレスが最初の時、または以前発生
したエラーと異なる時は、従来例で述へたようにプロセ
ッサ部４はエラーの発生の報告をシステムコントロール
応答信号１３により受取ると次の命令の実行を中止し、
エラー発生時のアトレスを保持したｉ番目のエラーステ
ータスレジスタ１９の内容を読取る。そして、プロセッ
サ部４では、このエラー発生時のアドレスを受取り、エ
ラー報告を作成して、メモリ部に書込み、以後の処理を
再開し、同時にエラーコントロール部１０でアドレスの
収得を始める。

〔発明の効果〕

以上のように、この発明によれば、エラーアドレスを保
持する保持手段を複数装備し、命令実行時のアドレスと
、以前に保持されたエラーアドレスとを比較・検知する
ことで、２回目以降の同種のエラーに対してエラー処理
を高速に実行できる効果がある。

【図面の簡単な説明】

第１図はこの発明に係る一実施例のデータ処理装置にお
けるエラーコントロール部の構成図、第２図は従来例の
データ処理装置の構成図、第３図は従来例におけるエラ
ーコントロール部の詳細図である。なお、図中、同一符
号は同（相当）構成要素を示す。 図において、１０はエラーコントロール部、１９ａ、１
９ｂ、１９ｃは保持手段（エラーステータスレジスタ）
、２０は比較検知手段（セレクタ・コンパレータ）であ
る。

Claims (1)

【特許請求の範囲】
1. データを処理する時に発生したエラー処理を制御するエ
   ラーコントロール部を備えたデータ処理装置において、
   前記エラーコントロール部はエラーが発生したアドレス
   をエラーの種別に区分してそれぞれ順次保持する複数の
   保持手段と、命令実行時のアドレスと、前記各保持手段
   に保持されたエラーアドレスと、を比較して同種のエラ
   ーを検知する比較検知手段と、を具備して成ることを特
   徴とするデータ処理装置。