JPS63283056A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
- Publication number
- JPS63283056A JPS63283056A JP62118006A JP11800687A JPS63283056A JP S63283056 A JPS63283056 A JP S63283056A JP 62118006 A JP62118006 A JP 62118006A JP 11800687 A JP11800687 A JP 11800687A JP S63283056 A JPS63283056 A JP S63283056A
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- JP
- Japan
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- type transistor
- transistor
- power supply
- voltage power
- integrated circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 239000000470 constituent Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＣＭＯ３集積回路に関するものであり、更に詳
しく言えばＰチャネルデプレッション型トランジスタと
Ｎチャネルデプレッション型トランジスタからなる新規
な構成のＣＭＯＳ集積回路の提供を目的とする。
しく言えばＰチャネルデプレッション型トランジスタと
Ｎチャネルデプレッション型トランジスタからなる新規
な構成のＣＭＯＳ集積回路の提供を目的とする。
（ロ）従来の技術
第３図は従来例に係るＣＭＯ３論理回路の回路図であり
、同図（ａ）はノンインバータ回路、同図（ｂ）はアン
ド回路、同図（ｃ）はオア回路である。図において、矢
印が外側に向いているトランジスタはＰチャネルトラン
ジスタであり、矢印が内側に向いているトランジスタは
Ｎチャネルトランジスタである。これらのトランジスタ
はいずれもエンハンスメント型である。
、同図（ａ）はノンインバータ回路、同図（ｂ）はアン
ド回路、同図（ｃ）はオア回路である。図において、矢
印が外側に向いているトランジスタはＰチャネルトラン
ジスタであり、矢印が内側に向いているトランジスタは
Ｎチャネルトランジスタである。これらのトランジスタ
はいずれもエンハンスメント型である。
（ハ）発明が解決しようとする問題点
ところで、従来のエンハンスメント型トランジスタによ
って論理回路を構成するとき、ノンインバータ回路につ
いては４つのトランジスタが（第３図（、））、アンド
回路については６つのトランジスタが（第３図（ｂ））
、オア回路については６つのトランジスタがそれぞれ必
要である（第３図（ｃ）） 。
って論理回路を構成するとき、ノンインバータ回路につ
いては４つのトランジスタが（第３図（、））、アンド
回路については６つのトランジスタが（第３図（ｂ））
、オア回路については６つのトランジスタがそれぞれ必
要である（第３図（ｃ）） 。
ところで集積化のためには、構成トランジスタの数が少
ないほど望ましい。
ないほど望ましい。
本発明はかかる点に鑑みて創作されたものであり、構成
トランジスタの数の減少が可能な新規なＣＭＯ３集積回
路の提供を目的とする。
トランジスタの数の減少が可能な新規なＣＭＯ３集積回
路の提供を目的とする。
（ニ）問題点を解決するための手段
上記の目的を達成するために、本発明のＣＭＯＳ集積回
路は、絶縁膜上の半導体膜にＮチャネルデプレッション
型トランジスタとＰチャネルデプレッション型トランジ
スタとが形成され、かっ該Ｎチヘ・ネルデプレッション
型トランジスタは高電圧電源側に、該Ｐチャネルデプレ
ッション型トランジスタは低電圧電源側に配置されて論
理構成されている。
路は、絶縁膜上の半導体膜にＮチャネルデプレッション
型トランジスタとＰチャネルデプレッション型トランジ
スタとが形成され、かっ該Ｎチヘ・ネルデプレッション
型トランジスタは高電圧電源側に、該Ｐチャネルデプレ
ッション型トランジスタは低電圧電源側に配置されて論
理構成されている。
（ホ）作用
本発明のＣＭＯＳ構成のノンインバータによれば、入力
電圧が“Ｈルベルのとき、Ｎチャネルデプレッション型
トランジスタがオンして高電圧電源側から電流を供給さ
れ、一方低電圧電源側に接続されているＰｆヤネルデプ
レッション型トランジスタはオフしているので、出力は
“ＨＩ＋レベルとなる。
電圧が“Ｈルベルのとき、Ｎチャネルデプレッション型
トランジスタがオンして高電圧電源側から電流を供給さ
れ、一方低電圧電源側に接続されているＰｆヤネルデプ
レッション型トランジスタはオフしているので、出力は
“ＨＩ＋レベルとなる。
また入力電圧が“Ｌ １ルベルのとき、Ｐチャネルデプ
レッション型トランジスタがオンして低電圧電源側に電
流が吸収され、一方、高電圧電源側に接続されているＮ
チャネルデプレッション型トランジスタはオフしている
ので、出力は“Ｌ“ルベルとなる。
レッション型トランジスタがオンして低電圧電源側に電
流が吸収され、一方、高電圧電源側に接続されているＮ
チャネルデプレッション型トランジスタはオフしている
ので、出力は“Ｌ“ルベルとなる。
このように、高電圧電源側にＮチャネルデプレッション
型トランジスタを接続し、低電圧電源側にＰチャネルデ
プレッション型トランジスタを接続することにより、論
理動作を行わせることが可能となる。
型トランジスタを接続し、低電圧電源側にＰチャネルデ
プレッション型トランジスタを接続することにより、論
理動作を行わせることが可能となる。
なお、本発明では絶縁膜上の半導体膜にＰチャネルデプ
レッション型トランジスタとＮチャネルデプレッション
型トランジスタを作成しているので、これらトランジス
タ間にはリーク電流は流れない。
レッション型トランジスタとＮチャネルデプレッション
型トランジスタを作成しているので、これらトランジス
タ間にはリーク電流は流れない。
（へ）実施例
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るＣＭＯＳ集積回路を説
明する図であり、同図（ａ）はノンインバータの構造断
面図、同図（ｂ）はその等価回路図、同図（Ｃ）はその
トランスファカーブである。
。第１図は本発明の実施例に係るＣＭＯＳ集積回路を説
明する図であり、同図（ａ）はノンインバータの構造断
面図、同図（ｂ）はその等価回路図、同図（Ｃ）はその
トランスファカーブである。
同図（ａ）、 （ｂ）において、（１）は絶縁膜であり
、ＴＰｌとＴＮＩはそれぞれその上の単結晶化Ｓｉ膜に
形成されたＰチャネルデプレッション型トランジスタ、
Ｎチャネルデプレッション型トランジスタである。これ
らは例えは、公知のＳ ＯＩ （５ｉｌｉｃｏｎｏｎ
Ｉｎ５ｕｌａｔｏｒ ）技術により製造される。
、ＴＰｌとＴＮＩはそれぞれその上の単結晶化Ｓｉ膜に
形成されたＰチャネルデプレッション型トランジスタ、
Ｎチャネルデプレッション型トランジスタである。これ
らは例えは、公知のＳ ＯＩ （５ｉｌｉｃｏｎｏｎ
Ｉｎ５ｕｌａｔｏｒ ）技術により製造される。
次にこのノンインバータの動作について説明する。いま
入力（ＶＩＮ）が“Ｌ ＋１であるとすると、ＴＮｌが
オフ、ＴＰＩがオンしている。これにより出力（ＶＯＵ
Ｔ）は“Ｉ、 ＋＋となる。
入力（ＶＩＮ）が“Ｌ ＋１であるとすると、ＴＮｌが
オフ、ＴＰＩがオンしている。これにより出力（ＶＯＵ
Ｔ）は“Ｉ、 ＋＋となる。
そして入力電圧が徐々に上昇してＴＰｌの閾値電圧Ｖ
ｔｈｐを越えると、該ＴＰＩはオフする。入力電圧が更
に上昇してＴＮＩの閾値電圧Ｖ ｔｈｎに達すると、該
ＴＮＩがオンするので、出力は“Ｈ１ルベルに変化する
（第１図（Ｃ））。
ｔｈｐを越えると、該ＴＰＩはオフする。入力電圧が更
に上昇してＴＮＩの閾値電圧Ｖ ｔｈｎに達すると、該
ＴＮＩがオンするので、出力は“Ｈ１ルベルに変化する
（第１図（Ｃ））。
次に入力電圧が“Ｈ１ルベルから“Ｌ １ルベルに変化
すると、前述の動作と逆の過程の動作により、出力は“
Ｈ”レベルから“Ｌ Ｉ＋レベルに変化する。
すると、前述の動作と逆の過程の動作により、出力は“
Ｈ”レベルから“Ｌ Ｉ＋レベルに変化する。
このように本発明の実施例回路はノンインバー夕動作を
行うが、該回路を構成するトランジスタの素子数は２つ
で足りるから、従来の回路構成による場合（トランジス
タの数、４つ）に比べて構成素子数を少なくすることが
できる。
行うが、該回路を構成するトランジスタの素子数は２つ
で足りるから、従来の回路構成による場合（トランジス
タの数、４つ）に比べて構成素子数を少なくすることが
できる。
第２図は本発明の他の実施例に係るＣＭＯＳ集積回路の
回路図であり、同図り８）はアンド回路。
回路図であり、同図り８）はアンド回路。
同図（ｂ）はオア回路である。
この場合にも回路の構成トランジスタ数を、従来の６個
に対し４個に減らすことが可能となる。
に対し４個に減らすことが可能となる。
このように、本発明の実施例によれば絶縁膜の上の単結
晶化Ｓｉ膜にＮおよびＰチャネルデプレッション型トラ
ンジスタを形成しているので、これを用いてＣＭＯ３集
積回路を作成してもＰ−Ｎ接合の順方向電流が流れるこ
とはない。また従来よりもＣＭＯＳ集積回路の構成素子
数を少なくすることが可能となる。
晶化Ｓｉ膜にＮおよびＰチャネルデプレッション型トラ
ンジスタを形成しているので、これを用いてＣＭＯ３集
積回路を作成してもＰ−Ｎ接合の順方向電流が流れるこ
とはない。また従来よりもＣＭＯＳ集積回路の構成素子
数を少なくすることが可能となる。
（ト）発明の詳細
な説明したように、本発明によれば集積回路の構成要素
であるノンインバータ、アンド回路およびオア回路の構
成トランジスタの数を減らすことができるので、集積回
路の集積度の一層の向上を図ることが可能となる。
であるノンインバータ、アンド回路およびオア回路の構
成トランジスタの数を減らすことができるので、集積回
路の集積度の一層の向上を図ることが可能となる。
第１図は本発明の実施例に係るＣＭＯＳ集積回路の説明
図、 第２図は本発明の他の実施例に係るＣＭＯ３集積回路の
回路図、 第３図は従来例に係るＣＭＯ３集積回路の回路図である
。 り１〉・・・絶縁膜、 ＴＮＩ・・・Ｎチャネルデプレ
ッション型トランジスタ、 ＴＰＩ・・・Ｐチャネルデ
プレッション型トランジスタ。
図、 第２図は本発明の他の実施例に係るＣＭＯ３集積回路の
回路図、 第３図は従来例に係るＣＭＯ３集積回路の回路図である
。 り１〉・・・絶縁膜、 ＴＮＩ・・・Ｎチャネルデプレ
ッション型トランジスタ、 ＴＰＩ・・・Ｐチャネルデ
プレッション型トランジスタ。
Claims (1)
- （１）絶縁膜上の半導体膜にＮチャネルデプレッション
型トランジスタとＰチャネルデプレッション型トランジ
スタとが形成され、かつ該Ｎチャネルデプレッション型
トランジスタは高電圧電源側に、該Ｐチャネルデプレッ
ション型トランジスタは低電圧電源側に配置されて論理
構成されていることを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118006A JPS63283056A (ja) | 1987-05-14 | 1987-05-14 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118006A JPS63283056A (ja) | 1987-05-14 | 1987-05-14 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283056A true JPS63283056A (ja) | 1988-11-18 |
Family
ID=14725716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62118006A Pending JPS63283056A (ja) | 1987-05-14 | 1987-05-14 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969385A (en) * | 1995-08-17 | 1999-10-19 | Northrop Grumman Corporation | Ultra-low power-delay product NNN/PPP logic devices |
-
1987
- 1987-05-14 JP JP62118006A patent/JPS63283056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969385A (en) * | 1995-08-17 | 1999-10-19 | Northrop Grumman Corporation | Ultra-low power-delay product NNN/PPP logic devices |
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