JPS59168B2 - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPS59168B2 JPS59168B2 JP53027410A JP2741078A JPS59168B2 JP S59168 B2 JPS59168 B2 JP S59168B2 JP 53027410 A JP53027410 A JP 53027410A JP 2741078 A JP2741078 A JP 2741078A JP S59168 B2 JPS59168 B2 JP S59168B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- inverter circuit
- impedance
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はヒステリシス回路、特に相補型ＭＯＳトランジ
スタで構成されるヒステリシス回路に関する。
スタで構成されるヒステリシス回路に関する。
ヒステリシス回路にはいろいろなものがあり、その１例
を第１図に示す。
を第１図に示す。
第１図のヒス妄すシス回路は３個のインバータ回路１，
２．３とフリップフロップ回路４で構成され、インバー
タ回路１のスレッショルド電位Ｖ＊ｔＨとインバータ回
路２のスレッショルド電位ｙ＊ ｔＬにより第２図に示
すヒステリシス特性が得られる。
２．３とフリップフロップ回路４で構成され、インバー
タ回路１のスレッショルド電位Ｖ＊ｔＨとインバータ回
路２のスレッショルド電位ｙ＊ ｔＬにより第２図に示
すヒステリシス特性が得られる。
しかしながら第１図のヒステリシス回路でも３個のイン
バータ回路と１個のフリップフロップ回路が必要であり
、構成要素数がまだ多い欠点がある。
バータ回路と１個のフリップフロップ回路が必要であり
、構成要素数がまだ多い欠点がある。
本発明は斯点に鑑みてなされ、更に構成要素数の少いヒ
ステリシス回路を実現するものであり、以下に第３図乃
至第５図を参照して本発明の一実施例を詳述する。
ステリシス回路を実現するものであり、以下に第３図乃
至第５図を参照して本発明の一実施例を詳述する。
本発明に依るヒステリシス回路は第３図に示す如く、Ｐ
チャンネルＭＯ８）ランジスタＴＰ１とＮチャンネルＭ
ＯＳ）ランジスタＴＮＩの相補型ＭＯＳトランジスタで
形成されるインバータ回路１０と上述したＰチャンネル
ＭＯ８）ランジスタＴＰＩとＮチャンネルＭＯＳトラン
ジスタＴＮＩＯ間に直列に挿入されたＮチャンネルＭＯ
Ｓ トランジスタＴＮ２１ＴＮ３で形成される差動回路
１１とを備え、差動回路１１ＯＮチヤンネルＭＯＳ ）
ランジスタＴＮ２ ｔ ＴＮ３ を夫々前述したインバ
ータ回路１０の入力レベルと出力レベルに応答させてス
イッチングさせて構成される。
チャンネルＭＯ８）ランジスタＴＰ１とＮチャンネルＭ
ＯＳ）ランジスタＴＮＩの相補型ＭＯＳトランジスタで
形成されるインバータ回路１０と上述したＰチャンネル
ＭＯ８）ランジスタＴＰＩとＮチャンネルＭＯＳトラン
ジスタＴＮＩＯ間に直列に挿入されたＮチャンネルＭＯ
Ｓ トランジスタＴＮ２１ＴＮ３で形成される差動回路
１１とを備え、差動回路１１ＯＮチヤンネルＭＯＳ ）
ランジスタＴＮ２ ｔ ＴＮ３ を夫々前述したインバ
ータ回路１０の入力レベルと出力レベルに応答させてス
イッチングさせて構成される。
スイッチングはＮチャンネルＭＯＳトランジスタＴＮ２
のゲート電極をインバータ回路１００入力端子と接続し
、ＮチャンネルＭＯＳ）ランジスタＴＮ３のゲート電極
にインバータ回路１０の出力をＰチャンネルＭＯＳトラ
ンジスタＴＰ４とＮチャンネルＭＯＳ）ランジスタＴＮ
４で形成されるインバータ回路１２を介して印加するこ
とにより達成される。
のゲート電極をインバータ回路１００入力端子と接続し
、ＮチャンネルＭＯＳ）ランジスタＴＮ３のゲート電極
にインバータ回路１０の出力をＰチャンネルＭＯＳトラ
ンジスタＴＰ４とＮチャンネルＭＯＳ）ランジスタＴＮ
４で形成されるインバータ回路１２を介して印加するこ
とにより達成される。
まだ差動回路１１は所望もヒステリシス特性を得るため
にＮチャンネルＭＯＳ）ランジスタＴＮ２をチャンネル
長の長いロード型のインピーダンスの大きいもので構成
し、ＮチャンネルＭＯ８）ランジスタＴＮ３をチャンネ
ル巾の大きいドライブ型のインピーダンスの大キいもの
で構成される。
にＮチャンネルＭＯＳ）ランジスタＴＮ２をチャンネル
長の長いロード型のインピーダンスの大きいもので構成
し、ＮチャンネルＭＯ８）ランジスタＴＮ３をチャンネ
ル巾の大きいドライブ型のインピーダンスの大キいもの
で構成される。
次に動作原理について説明する。
第４図Ａは一般的な相補型ＭＯ８）ランジスタ（ＴＰ、
ＴＮ）で構成されるインバータ回路であり、その入出力
特性を第４図Ｂに示す。
ＴＮ）で構成されるインバータ回路であり、その入出力
特性を第４図Ｂに示す。
第４図Ｂで実線で示す特性はＰチャンネルＭＯ８）ラン
ジスタＴＰ とＮチャンネ／Ｌ’ＭＯ８）ランジスタＴ
Ｎ とのインピーダンスが等しい時即ちトランジスタサ
イズが等しいときのものであり、電源電圧−の約半分の
ところにスレッショルド電位がある。
ジスタＴＰ とＮチャンネ／Ｌ’ＭＯ８）ランジスタＴ
Ｎ とのインピーダンスが等しい時即ちトランジスタサ
イズが等しいときのものであり、電源電圧−の約半分の
ところにスレッショルド電位がある。
次にＰチャンネルＭＯＳトランジスタＴＰＯチャンネル
巾を大きくしてインピーダンスを小さくすると第４図Ｂ
で点線で示す様に電源電圧ＶＤＤＯ方にスレッショルド
電位がシフトし、逆にＮチャンネルＭＯ８）ランジスタ
ＴＮのチャンネル巾を大きくしてインピーダンスを小さ
くすると第４図Ｂで一点鎖線で示す様に接地電位の方に
スレッショルド電位がシフトする。
巾を大きくしてインピーダンスを小さくすると第４図Ｂ
で点線で示す様に電源電圧ＶＤＤＯ方にスレッショルド
電位がシフトし、逆にＮチャンネルＭＯ８）ランジスタ
ＴＮのチャンネル巾を大きくしてインピーダンスを小さ
くすると第４図Ｂで一点鎖線で示す様に接地電位の方に
スレッショルド電位がシフトする。
斯るインバータ回路の入出力特性についてはＲＣＡ Ｒ
ＥＶＩＥＷ １９６４．Ｄｅｃ。
ＥＶＩＥＷ １９６４．Ｄｅｃ。
ＰＰ６２７〜６６１ ＣＯＭＰＬＥＭＥＮＴＡＲＹ
−８ＹＭＭＥＴＲＹ ＭＯＳ ＬＯＧＩＣＣＩＲＣＵＩ
Ｔに詳しく記載されている。
−８ＹＭＭＥＴＲＹ ＭＯＳ ＬＯＧＩＣＣＩＲＣＵＩ
Ｔに詳しく記載されている。
本発明ではインバータ回路１０の入力レベルが０から１
に行くとき、差動回路１１のインピーダンスの小さいＮ
チャンネルＭＯ８）ランジスタＴＮ３はインバータ回路
１２の出力Ｏによりオフしているのでインバータ回路１
０のインピーダンス比はＴ’ｐｉとＴＮ２＋ＴＮ１で決
められるため、Ｎチャンネル側のインピーダンスが大き
くなり第４図Ｂに点線で示した入出力特性が得られる。
に行くとき、差動回路１１のインピーダンスの小さいＮ
チャンネルＭＯ８）ランジスタＴＮ３はインバータ回路
１２の出力Ｏによりオフしているのでインバータ回路１
０のインピーダンス比はＴ’ｐｉとＴＮ２＋ＴＮ１で決
められるため、Ｎチャンネル側のインピーダンスが大き
くなり第４図Ｂに点線で示した入出力特性が得られる。
入力レベルが完全に１に行くと、インバータ回路１０の
出力は０とな抄、インバータ回路１２の出力は１となる
。
出力は０とな抄、インバータ回路１２の出力は１となる
。
このインバータ回路１２の出力がＭＯＳ）ランジスタＴ
Ｎ３のゲートに印加されるのでＭＯＳ）ランジスタＴＮ
３はオンする。
Ｎ３のゲートに印加されるのでＭＯＳ）ランジスタＴＮ
３はオンする。
一方インバータ回路１０の 力レベルが１から０に行く
とき、上述したＮチャンネルＭＯ８）ランジスタＴＮ３
は逆にオンするのでインバータ回路１０のインピーダン
ス比はＴ’ｐｔとＴＮ３ ＋ＴＮＩで決められるため、
Ｎチャンネル側のインピーダンスが小さくなり第４図Ｂ
に一点鎖線で示した入出力特性が得られる。
とき、上述したＮチャンネルＭＯ８）ランジスタＴＮ３
は逆にオンするのでインバータ回路１０のインピーダン
ス比はＴ’ｐｔとＴＮ３ ＋ＴＮＩで決められるため、
Ｎチャンネル側のインピーダンスが小さくなり第４図Ｂ
に一点鎖線で示した入出力特性が得られる。
従って差動回路１１ＯＮチヤンネルＭＯＳ ）ランジス
タＴＮ３をインバータ回路１２の反転した出力レベルで
スイッチングさせることによりインバータ回路１０のイ
ンピーダンス比を変えてヒステリシス特性が形成される
。
タＴＮ３をインバータ回路１２の反転した出力レベルで
スイッチングさせることによりインバータ回路１０のイ
ンピーダンス比を変えてヒステリシス特性が形成される
。
第５図に第３図の回路のヒステリシス特性を示す。
第５図はインバータ回路１２を介して出力端子■。
ＵＴ から取り出しているので第４図の特性と反転して
いる。
いる。
更に本発明に於いてＰチャンネルＭＯ８Ｉ−ランジスタ
ＴＰ０を通常のインピーダンス（ドライブ型とロード型
の中間のインピーダンス）を有するサイズに形成すると
、ＮチャンネルＭＯ８）ランジスタＴＮ１は前述したＮ
チャンネルＭＯ８）ランジスタＴＮ３と同様にドライブ
型のインピーダンスの小さいもので形成することが好ま
しい。
ＴＰ０を通常のインピーダンス（ドライブ型とロード型
の中間のインピーダンス）を有するサイズに形成すると
、ＮチャンネルＭＯ８）ランジスタＴＮ１は前述したＮ
チャンネルＭＯ８）ランジスタＴＮ３と同様にドライブ
型のインピーダンスの小さいもので形成することが好ま
しい。
この理由はＮチャンネルＭＯ８）ランジスタＴＮ３がオ
ンするときインバータ回路１０のインピーダンス比は前
述の如＜ＴＰ、とＴＮ３＋ＴＮ、で決められ、このイン
ピーダンス比を第４図に一点鎖線で示す如く１ＶＤＤ以
下で反転する特性を得られる様にＴ、１〉ＴＮ３ ＋
ＴＮＩの関係が十分に成立させる必要があるからである
。
ンするときインバータ回路１０のインピーダンス比は前
述の如＜ＴＰ、とＴＮ３＋ＴＮ、で決められ、このイン
ピーダンス比を第４図に一点鎖線で示す如く１ＶＤＤ以
下で反転する特性を得られる様にＴ、１〉ＴＮ３ ＋
ＴＮＩの関係が十分に成立させる必要があるからである
。
以上に詳述した如く本発明に依れば極めて少い素子数で
ヒステリシス回路が実現でき、集積回路に組み込むとき
パターン面積が少くて済み高機能集積化が可能となる。
ヒステリシス回路が実現でき、集積回路に組み込むとき
パターン面積が少くて済み高機能集積化が可能となる。
第１図は従来例を説明する回路図、第２図は第１図のヒ
ステリシス特性図、第３図は本発明を説明する回路図、
第４図Ａは一般的相補型ＭＯ８）ランジスタで構成され
るインバータ回路の回路図、第４図Ｂはその入出力特性
図、第５図は本発明のヒステリシス特性図である。 主な図番の説明、１０，１２はインバータ回路、１１は
差動回路である。
ステリシス特性図、第３図は本発明を説明する回路図、
第４図Ａは一般的相補型ＭＯ８）ランジスタで構成され
るインバータ回路の回路図、第４図Ｂはその入出力特性
図、第５図は本発明のヒステリシス特性図である。 主な図番の説明、１０，１２はインバータ回路、１１は
差動回路である。
Claims (1)
- 【特許請求の範囲】 １ 相補型ＭＯ８）ランジスタＴＰＩ ｔ ＴＮＩ で
形成されるインバータ回路と該インバータ回路に直列に
挿入された並列接続した同導電チャンネルのＭＯＳ）ラ
ンジスタＴＮ２ ｊ ＴＮ３で形成された差動回路とを
備え、前記ＭＯＳトランジスタＴＮ２のインピーダンス
を前記ＭＯ８Ｉ−ランジスタＴＮ３のインピーダンスよ
り大きクシ、前記インバータ回路の入力レベルを前記Ｍ
Ｏ８）ランジスタＴＮ２のゲートに印加し、反転させた
出力レベルを前記ＭＯＳトランジスタＴＮ３のゲートに
印加して前記ＭＯＳトランジスタＴＮ２１ ＴＮ３のい
ずれかをオンして、前記インバータ回路のインピーダン
ス比ＴＰ１＜ＴＮ２＋ ＴＮＩ 、 Ｔｐ １＞ ＴＮ
３＋’ＴＮ１ なる関係を成立させることを特徴とする
ヒステリシス回路。 ２、特許請求の範囲第１項に於いて、前記インバータ回
路の相補型ＭＯ３）ランジスタＴＰ１ｊＴＮ１のうち前
記差動回路と同導電チャンネルのＭＯＳトランジスタＴ
ＮＩのインピーダンスを小さくすることを特徴としたヒ
ステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53027410A JPS59168B2 (ja) | 1978-03-07 | 1978-03-07 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53027410A JPS59168B2 (ja) | 1978-03-07 | 1978-03-07 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54118765A JPS54118765A (en) | 1979-09-14 |
| JPS59168B2 true JPS59168B2 (ja) | 1984-01-05 |
Family
ID=12220306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53027410A Expired JPS59168B2 (ja) | 1978-03-07 | 1978-03-07 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969768U (ja) * | 1982-11-01 | 1984-05-11 | 澤本 浩 | マグネツト付きゲ−トボ−ル用ステイツク |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604326A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | ヒステリシス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269545A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Oscillation circuit |
-
1978
- 1978-03-07 JP JP53027410A patent/JPS59168B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269545A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Oscillation circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969768U (ja) * | 1982-11-01 | 1984-05-11 | 澤本 浩 | マグネツト付きゲ−トボ−ル用ステイツク |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54118765A (en) | 1979-09-14 |
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