JPS63272224A - 外部同期回路 - Google Patents
外部同期回路Info
- Publication number
- JPS63272224A JPS63272224A JP62107708A JP10770887A JPS63272224A JP S63272224 A JPS63272224 A JP S63272224A JP 62107708 A JP62107708 A JP 62107708A JP 10770887 A JP10770887 A JP 10770887A JP S63272224 A JPS63272224 A JP S63272224A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control circuit
- clock
- counting
- sequential control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007704 transition Effects 0.000 abstract description 4
- 230000005764 inhibitory process Effects 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、外部同期信号に同期して動作する順序制御回
路に関する。
路に関する。
［従来の技術］
従来、外部同期信号に同期して動作する順序制御回路に
於ては、ｆ５２図に示すように外部同期信号が入力され
た時点で、前記順序制御回路の内部状態を初期化する構
成等が用いられていた。
於ては、ｆ５２図に示すように外部同期信号が入力され
た時点で、前記順序制御回路の内部状態を初期化する構
成等が用いられていた。
［発明が解決しようとする問題点コ
しかし、前述の方法では外部同期信号が入力された時点
で順序制御回路の内部状態の遷移の順序が乱れるので、
誤動作を生じるという問題点を有していた。そこで本発
明はこのような問題点を解決するためのもので、その目
的とするところは、制御回路の内部状態の遷移順序を乱
す事なく外部同期信号に同期した制御を行うためのもの
である［問題点を解決するための手段］ 上記問題点を解決するために、本発明はこの種の順序制
御回路に於て、順序制御回路の基準クロックを停止させ
る回路と、クロックを停止させた時点の順序制御回路の
内部状態に応じたクロックを停止させる期間を計数する
回路と、前記計数回路の計数値によってクロックの停止
信号を出力するデコーダ回路とによって構成する事を特
徴とする。
で順序制御回路の内部状態の遷移の順序が乱れるので、
誤動作を生じるという問題点を有していた。そこで本発
明はこのような問題点を解決するためのもので、その目
的とするところは、制御回路の内部状態の遷移順序を乱
す事なく外部同期信号に同期した制御を行うためのもの
である［問題点を解決するための手段］ 上記問題点を解決するために、本発明はこの種の順序制
御回路に於て、順序制御回路の基準クロックを停止させ
る回路と、クロックを停止させた時点の順序制御回路の
内部状態に応じたクロックを停止させる期間を計数する
回路と、前記計数回路の計数値によってクロックの停止
信号を出力するデコーダ回路とによって構成する事を特
徴とする。
［作用］
上記のように構成された外部同期回路に於ては、外部同
期信号が入力された時点での順序制御回路の内部状態に
応じた制御回路へ供給される基準クロックを停止させる
期間を計数器に設定し同時に制御回路への基準クロック
で動作し、計数値が特定値に達した時点から制御回路へ
のクロックの供給を再開させるものである。
期信号が入力された時点での順序制御回路の内部状態に
応じた制御回路へ供給される基準クロックを停止させる
期間を計数器に設定し同時に制御回路への基準クロック
で動作し、計数値が特定値に達した時点から制御回路へ
のクロックの供給を再開させるものである。
［実施例］
第１図は本発明の実施例を示す外部同期回路のブロック
図である。１は順序制御回路２の基準クロック８を停止
させるｈ（化ゲート、３は順序制御回路２の内部状態９
に対応した仙１０に変換するデコーダ回路。４は順序制
御図ｊ！８２のクロック８を停止させる期間を計数する
計数回路。５は禁止ゲート１の制御信号１２を計数回路
４の計数値１１によって出力するデコーダ回路。６は外
部同期信号、７はクロック、１３は計数回路４の動作を
停止させる制御信号である。第１図において外部同期信
号６が外部同期回路に入力されると、その時点での順序
制御回路２の内部状態９に対応した値１０が計数回路４
に設定される。計数回路４の計数値１１に応じた制御信
号１２がデコーダ５によって出力され禁止ゲート１でク
ロック８が停止される。以後計数回路４はクロック７に
従ってって計数を続け、デコード５によって計数回路４
の停止信号１４が出力されるまで計数を続ける。計数値
１１が一定値になると制御信号１２が切り替り、クロッ
ク８が出力され順序制御回路２は動作を再会する。
図である。１は順序制御回路２の基準クロック８を停止
させるｈ（化ゲート、３は順序制御回路２の内部状態９
に対応した仙１０に変換するデコーダ回路。４は順序制
御図ｊ！８２のクロック８を停止させる期間を計数する
計数回路。５は禁止ゲート１の制御信号１２を計数回路
４の計数値１１によって出力するデコーダ回路。６は外
部同期信号、７はクロック、１３は計数回路４の動作を
停止させる制御信号である。第１図において外部同期信
号６が外部同期回路に入力されると、その時点での順序
制御回路２の内部状態９に対応した値１０が計数回路４
に設定される。計数回路４の計数値１１に応じた制御信
号１２がデコーダ５によって出力され禁止ゲート１でク
ロック８が停止される。以後計数回路４はクロック７に
従ってって計数を続け、デコード５によって計数回路４
の停止信号１４が出力されるまで計数を続ける。計数値
１１が一定値になると制御信号１２が切り替り、クロッ
ク８が出力され順序制御回路２は動作を再会する。
第３図は本発明による外部同期回路の実施例の論理回路
の一部である。１０１〜１０６はフリップフロップであ
る。２０６〜２０８は順序制御回路３０２の内部状態出
力。２０３〜２０５は計数回路３０４の計数値である。
の一部である。１０１〜１０６はフリップフロップであ
る。２０６〜２０８は順序制御回路３０２の内部状態出
力。２０３〜２０５は計数回路３０４の計数値である。
第４図は第３図のタイムチャートである。４００〜４１
０は順序制御回路３０２のステー１・である。以下第３
図及び第４図について説明する。外部同期信号２０１が
入力されるまで順序制御回路３０２は非同期に動作する
。順序制御回路３０２の内部状８２０６．２０７．２０
８が各々１．１．１の時（ステート４０３）外部同期信
号が入力されると、計数回路３０４に０．０、Ｏが設定
される。この時順序制御回路３０２のクロック２０９は
停止される。計数回路３０４はステート４０６まで計数
を続ける。
０は順序制御回路３０２のステー１・である。以下第３
図及び第４図について説明する。外部同期信号２０１が
入力されるまで順序制御回路３０２は非同期に動作する
。順序制御回路３０２の内部状８２０６．２０７．２０
８が各々１．１．１の時（ステート４０３）外部同期信
号が入力されると、計数回路３０４に０．０、Ｏが設定
される。この時順序制御回路３０２のクロック２０９は
停止される。計数回路３０４はステート４０６まで計数
を続ける。
この時点でクロック２０９は再開される。以上説明した
ように外部回期信号２０１に同期して順序制御回路３０
２が動作する。
ように外部回期信号２０１に同期して順序制御回路３０
２が動作する。
［発明の効果］
以上述べたように、本発明は外部同期信号が入力された
時点で順序制御回路の内部状態に応じた期間を計数回路
で計数してその間順序制御回路の動作を停止させるよう
に構成したので、順序制御回路の内部状ｙＥの遷移が不
連続となることなく、外部ＪＩＧ象との時期化を可能と
する効果を有する。
時点で順序制御回路の内部状態に応じた期間を計数回路
で計数してその間順序制御回路の動作を停止させるよう
に構成したので、順序制御回路の内部状ｙＥの遷移が不
連続となることなく、外部ＪＩＧ象との時期化を可能と
する効果を有する。
第１図は、本発明の実施例を示す外部回期回路のブロッ
ク図。 第２図は、従来例の外部同期回路のブロック図第３図は
、本発明の実施例を示す外部同期回路の理論図の一部。 第４図は、ｆ５３図の動作を示すタイムチャー１・１・
・・・・・禁止ゲート ２・・・・・・順序制御回路 ３・・・・・・デコーダ ４・・・・・・計数回路 ５・・・・・・デコーダ ６・・・・・・外部同期信号 ７・・・・・・クロック ８・・・・・・順序制御回路のクロック９・・・・・・
順序制σ１１回路の内部状１ル１０・・・・・・計数回
路の内部設定値１１・・・・・・計数回路の計数値 １２・・・・・・クロック停止信号 １３・・・・・・制御信設 置４・・・・・・計数停止信号 ２０・・・・・・順序制御回路 ２１・・・・・・外部同期信号 ２２・・・・・・制御信号 ２３・・・・・・クロック 以上 代理人弁理士 最 上 務 他１名 ：、”、−１−；
’、ｒへ 第２い 笛３図 ４００．４０１４０２１４０３４０４１４０５，４０６
１４０７ Ｉ４Ｃ８１４０９＋箪今四
ク図。 第２図は、従来例の外部同期回路のブロック図第３図は
、本発明の実施例を示す外部同期回路の理論図の一部。 第４図は、ｆ５３図の動作を示すタイムチャー１・１・
・・・・・禁止ゲート ２・・・・・・順序制御回路 ３・・・・・・デコーダ ４・・・・・・計数回路 ５・・・・・・デコーダ ６・・・・・・外部同期信号 ７・・・・・・クロック ８・・・・・・順序制御回路のクロック９・・・・・・
順序制σ１１回路の内部状１ル１０・・・・・・計数回
路の内部設定値１１・・・・・・計数回路の計数値 １２・・・・・・クロック停止信号 １３・・・・・・制御信設 置４・・・・・・計数停止信号 ２０・・・・・・順序制御回路 ２１・・・・・・外部同期信号 ２２・・・・・・制御信号 ２３・・・・・・クロック 以上 代理人弁理士 最 上 務 他１名 ：、”、−１−；
’、ｒへ 第２い 笛３図 ４００．４０１４０２１４０３４０４１４０５，４０６
１４０７ Ｉ４Ｃ８１４０９＋箪今四
Claims (1)
- 外部事象からの同期信号によって内部状態を同期化する
順序制御回路に於て、前記序順制御回路のクロックをク
ロックの停止信号によって停止させる回路と、同期信号
が入力された時点からクロックを停止させる期間を計数
する計数回路と計数回路の計数値によってクロックの停
止信号を出力するデコーダ回路とを有する事を特徴とす
る外部同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107708A JP2743353B2 (ja) | 1987-04-30 | 1987-04-30 | 外部同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107708A JP2743353B2 (ja) | 1987-04-30 | 1987-04-30 | 外部同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63272224A true JPS63272224A (ja) | 1988-11-09 |
| JP2743353B2 JP2743353B2 (ja) | 1998-04-22 |
Family
ID=14465934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107708A Expired - Lifetime JP2743353B2 (ja) | 1987-04-30 | 1987-04-30 | 外部同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743353B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148454U (ja) * | 1978-04-07 | 1979-10-16 |
-
1987
- 1987-04-30 JP JP62107708A patent/JP2743353B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148454U (ja) * | 1978-04-07 | 1979-10-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743353B2 (ja) | 1998-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04257932A (ja) | ディジタルシグナルプロセッサのエミュレート用チップ | |
| JPH0433056B2 (ja) | ||
| JPS63272224A (ja) | 外部同期回路 | |
| JPS6312286B2 (ja) | ||
| JP2852271B2 (ja) | マイクロコンピュータ | |
| JPS61228725A (ja) | 集積回路装置 | |
| JPH0214308A (ja) | データ処理装置 | |
| JPS60129820A (ja) | 実行休止制御装置 | |
| JPH02153653A (ja) | 低消費電力モード制御回路 | |
| JPS63100522A (ja) | デ−タ処理装置におけるクロツク信号供給制御方法 | |
| JPS6111786Y2 (ja) | ||
| JPS59176863A (ja) | タイマ同期化方式 | |
| JPS62235673A (ja) | マイクロコンピユ−タ | |
| JPS6020179A (ja) | 時刻装置の時刻設定回路 | |
| JPS6348203B2 (ja) | ||
| JPH0227467A (ja) | 演算装置間の同期方法 | |
| JPH0654504B2 (ja) | スタンドバイモ−ド回路 | |
| JPH0377113A (ja) | 外部発振回路 | |
| JPH03273415A (ja) | マイクロプロセッサ | |
| JPH02280263A (ja) | マイクロプロセッサ | |
| JPS6212995A (ja) | リフレツシユ制御方式 | |
| JPH04255171A (ja) | 基準信号作成回路 | |
| JPH07122841B2 (ja) | デイジタル信号処理装置 | |
| JPS63313246A (ja) | パワ−オフ回路 | |
| JPS60125011A (ja) | マスタ−スレ−ブ型フリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 10 |