JPS63266700A - ウエハ大半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ウェハ大半導体集積回路装置に関し、例え
ばウェハ大記憶装置に利用して有効な技術に関するもの
である。

〔従来の技術〕

ウェハ大超々ＬＳＩにより構成した半導体記憶装置が、
例えば特開昭５９−２０１４４１号公報によって提案さ
れている。同公報に記載さているウェハ大半導体記憶装
置では、不良チップの切り離し及びその救済を、集束イ
オンビームやレーザー光線の照射によってヒユーズや電
源線を切断し、最終配線によって良品チップのみを接続
する等の方法により行うものである。

〔発明が解決しようとする問題点〕

上記欠陥救済方法では、多くの製造工程とそれに伴うマ
スクを要し、スループットの向上が図りにくく、コスト
の増加が避けられない。また、欠陥救済のための冗長用
ブロックは、ウェハ内のメモリシステム本体の中に組み
込まれており、冗長性を上げるためにはシステム本体が
占める面積を削減する必要がある。更に、不良ブロック
の発見に当たって針当て（プロービング）による本命査
を行うものであるが、これもスループットを悪くする原
因になるばかりか、逆に不良発生をもたらす虞れがある
。

この発明の目的は、合理的な欠陥救済を実現したウェハ
大半導体集積回路装置を提供することにある。

この発明の前記ならびにその；千かの目的と新規な特徴
は、木明ＩＩＩ書の記述および添付図面から明らかにな
るであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。

すなわち、特定の回路機能を持つ複数の回路ブロックを
備え、それぞれの回路ブロックを指定するプロ、クアド
レスを割り当てるようにするものである。

〔作　用〕

上記した手段によれば、ウェハ上にシステムを作り上げ
てしまうため、上記ブロックアドレスの指定によって個
々の回路ブロックの機能試験が可能となり、不良ブロッ
クに対する実質的な切り離しも王妃ブロックアドレスを
用いて行うことができる。

〔実施例〕

第１図には、この発明をウェハ大半導体記憶装置に通用
した場合の一実施例のブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
に基づいて形成される。同図の各回路ブロックは、ウェ
ハ上ＷＳＩ（ウェハ大半導体集積回路装置）における実
際の幾何学的な配置に合わせて描かれている。

メモリブロックＭＯ−Ｍ２９は、特に制限されないが、
それぞれがダイナミック型ＲＡＭを構成するメモリアレ
イとその選択動作を行うデコーダ回路から構成される。

すなわち、第２図に示すように、メモリブロックＭｉの
（既略は、メモリアレイと、そのデータ線（ビット線又
はディジフトｙＡ）の選択動作を行うカラムデコーダＣ
ＤＣＲと、ワード線の選択動作を行うロウデコーダＲＤ
ＣＲから構成される。上記メモリアレイは、同図に点線
で示すように基本的には左右に２つのメモリマットに分
割され、それぞれのメモリマントの中央部にセンスアン
プＳＡが配置される。このようにメモリマットの中央に
センスアンプＳＡを配置するというシエアードセンスア
ンプ方式を採るため、センスアンプＳＡをアドレッシン
グに応じて左右のメモリマントのいずれかに接続される
ためのスイッチ回路も設けられる（図示せず）。また、
図示しないがこのセンスアンプＳＡに並んでカラムスイ
ッチ回路が設けられる。このように上記メモリブロック
Ｍｉは、図示されない種々の回路を含むものと理解され
たい、このようにメモリアレイやそのアドレス選択回路
の構成は、公知のダイナミック型ＲＡＭと同様な回路に
より構成されるものである。この実施例では、便宜上メ
モリアレイは、同図に点線で示すように上下にも２分割
される。このようにして４分割された１つのメモリマッ
トＭＡＴは、後述する欠陥救済のための予備メモリ回路
ＲＭに対応させられる。

上記メモリブロックＭＯ−Ｍ２９は、方形の比較的大き
な占有面積を必要とする。それ故、はソ。

円形とされたウェハＷＳＩの周辺部には、空きスペース
が生じる。この空きスペースを有効利用するため、上記
のように予備メモリ回路ＲＭは、１つのメモリブロック
の分割されたメモリマットに対応したメモリアレイ部及
びそのデコーダ回路からなる比較的小さな占有面積を持
つようにされる。

これによって、上記比較的大きな占有面積を必要とする
メモリブロックＭｉを形成することができないウェハの
周辺部に、上記予備メモリ回路ＲＭを多数形成すること
ができる。このような構成により、冗長回路の付加によ
る実質的な記憶容量が削減されてしまうことを防止する
ことができる。

言い換えるならば、冗長機能を付加しつつ、大きな記憶
容量を持つメモリシステムを得ることが可能となる。

特に制限されないが、ウェハＷＳ■のオリエンチーシロ
ンフラット部に対応する位置に制御回路Ｃ０ＮＴが配置
される。この制御回路Ｃ０ＮＴは、外部からのアドレス
信号ＢＡＳＭＡ及びコントロール信号ＴＣを受けて、上
記メモリブロックＭｉの選択動作を行う。このため、上
記オリエンテーションフラット部に、上記外部端子に接
続するための電極が配置される。この電極は、ウェハＷ
ＳＩ上に上記メモリブロックＭＯ〜Ｍ２９及び予備メモ
リ回路ＲＭ並びに上記制御回路Ｃ０ＮＴからなるメモリ
システムが完成された時点でのプロービングに利用され
る。上記アドレス信号のうち、アドレス信号ＢＡは、ブ
ロックアドレス信号であり、上記メモリブロックＭＯ−
Ｍ２９のうち、１つのメモリブロックを指定するアドレ
ス信号とされる。アドレス信号ＭＡは、上記各メモリブ
ロックＭＯ−Ｍ２９に対して共通に供給されるアドレス
信号とされる。それ故、制御回路Ｃ０ＮＴは、上記ブロ
ックアドレス信号ＢＡを受けて、１つのメモリブロック
Ｍｉに対する選択信号を形成するデコーダ回路を含むも
のである。上記制御回路Ｃ０ＮＴと各メモリブロックＭ
Ｏ〜Ｍ２９との間には、上記共通のアドレス信号ＭＡを
供給するアドレス供給線、各メモリブロックＭＯ−Ｍ２
９との間で書き込み信号及び読み出し信号の授受を行う
信号線、及び各種動作制御のためのタイミング信号線並
びに上記ブロックアドレス信号ＢＡを解読することによ
って形成される選択信号線とが配置される。このような
信号線は、複雑になるため同図では省略されている。ま
た、上記予備メモリ回路ＲＭに対してアドレス信号を供
給するアドレス供給線、各予備メモリ回路ＲＭとの間で
書き込み信号と読み出し信号を授受する信号線並びに上
記同様なタイミング信号と、その選択信号線が設けられ
る。ただし、予備メモリ回路ＲＭは、上記のように１つ
のメモリブロックＭｉの１／４の記憶容量した持たない
から、そのアドレス設定及び選択信号線の割り付けがプ
ログラマブルに行うようにされる。例えば、上記メモリ
ブロックＭｉに対するロウ／カラムのそれぞれの最上位
ビットを除くアドレス信号がそれぞれのデコーダ回路に
供給される。そして、各予備メモリ回路ＲＭの選択信号
線は、制御回路Ｃ０ＮＴに一対一に対応されて設けられ
る。この選択信号線は、制御回路Ｃ０ＮＴにより指定可
能にされるブロックアドレス信号と、上記残りの上位２
ビツトのアドレス信号との組み合わせにより指定される
。これによって、制御回路Ｃ０ＮＴ側でのアドレス定義
によって、１つの予備メモリ回路ＲＭをブロックアドレ
スと上位２ビツトのメモリアドレスに割り当てることが
可能となる。

また、特に制限されないが、制御回路Ｃ０ＮＴは、その
動作によって個々のメモリブロックＭＯ〜Ｍ２９に対す
るメモリアクセスを行うとともに、その欠陥の有無を判
定して不良と判定したメモリブロックに対応した不良ア
ドレス信号ＮＡ　（ブロックアドレス）を外部に送出す
る機能を持つものである。

上記メモリシステムの動作そのものは、メモリブロック
が、１つの半導体集積回路装置により構成され、ウェハ
ＷＳＩがプリント基板に置き代わった従来のボード構成
のメモリ装置と類似の動作により行われる。

この実施例のメモリシステムにおいては、各メモリブロ
ック毎ににロックアドレスを割り当てられている。これ
により、例えば１つのメモリブロックＭｉに欠陥が生じ
た場合、それに対応した選択信号を無効にすることによ
って、実質的に欠陥の存在するメモリブロックＭｉをシ
ステムから切り離すことができる。ただし、電源電圧線
と回路の接地線その間の短絡事故のような重大な欠陥が
生じた場合、従来と同様にレーザー光線等の照射による
電源供給線の切り離しを行うことは必要となる。この場
合においても、制御回路Ｃ０ＮＴがらのメモリアクセス
によってその欠陥が発見され、その不良アドレス（ブロ
ックアドレス）ＮＡが外部に出力されるから、上記欠陥
救済を比較的簡単に行うことができる。また、メモリブ
ロックにおける１つのワード線やデータ線に結合される
メモリセルに欠陥が生じた場合でも、上記同様にその不
良アドレスＮＡが出力されるがら、欠陥救済のためのプ
ログラムが容易になる。

上記予備メモリ回路ＲＭを用いた欠陥救済は、最も簡単
な方法はメモリブロック単位で行われる。

すなわち、欠陥が存在するメモリブロックに対しては、
例えばヒユーズ手段の切断等によってその選択を禁止さ
せる。そして、そのブロックアドレスをヒユーズ手段等
を利用した記憶回路に記憶させておいて、そのブロック
アドレスに対するメモリアクセスを検出すると、４個の
予備メモリ回路ＲＭにより１つのメモリブロックを構成
して、それを選択するようにする。このような冗長回路
の切り換えは、ワード線やデータｖＡ中０位で行われる
従来のダイナミック型ＲＡＭにおける欠陥救済技術を利
用することができるものである。

また、１つのメモリブロックのうち、上記４分割された
メモリマットのうち、１つのメモリマットに欠陥が存在
する場合、残りの３つのメモリマットは、そのまま生か
して欠陥が存在するメモリマットの選択を検出して、上
記予備メモリ回路の選択に切り換えるようにすることも
可能である。

この場合、制御回路Ｃ０ＮＴには、不良アドレスとして
、ブロックアドレスと、ロウ系及びカラム系の１ビツト
づつの最上位ビット、言い換えるならば、上記分割され
た４つのメモリマットＭＡＴのうちの１つのメモリマン
トを指定する２ビツトのアドレス信号から、不良アドレ
スを定義しておいてそれに対するメモリアクセスを検出
したとき、そのメモリブロックの選択信号の供給を禁止
して、それに対応づけられた予備メモリ回路ＲＭを選択
するようにすればよい。この場合には、予備メモリ回路
ＲＭを１つづつ独立して使用できるから冗長性を高くす
ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１特定の回路機能を持つ複数の回路ブロックを備え
、それぞれの回路ブロックを指定するブロックアドレス
を割り当てるようにすることによって、ウェハ上にシス
テムを作り上げてしまうことができ、上記ブロックアド
レスの指定によって個々の回路ブロックの機能試験が可
能となり、不良ブロックに対する実質的な切り離しも上
記ブロックアドレスを用いて行うことができる。したが
って、従来のように不良ブロックに対して逐一レーザー
光線の照射等によって結線の切り離し等を行うという工
程、及び良品に対して結線を行うという工程を省略でき
るという効果が得られる。

（２）特定の回路機能を持つ回路ブロックをメモリアレ
イとデコーダ回路により構成するというメモリシステム
において、それを複数マットにより構成するとともに、
分割されたマットに対応した予備メモリ回路を形成する
。これにより、予備メモリ回路の占有面積を小さくでき
るから、上記メモリブロックを形成することができない
ウェハ周辺部に予備メモリ回路を形成することができる
。これによって、ウェハの全面を有効利用できるから、
冗長機能を付加しつつ実質的な記憶容量の増大化を実現
できるという効果が得られる。

（３）上記予備メモリ回路の占有面積を小さくすること
によって、予備メモリ回路における不良発生率を低減で
きるから、実質的な冗長性を高くすることができるとい
う効果が得られる。

（４）上記メモリブロックにブロックアドレスを割り当
ててその選択動作を行うようにすることによって、欠陥
の存在するメモリブロックの実質的な切り離しと予備メ
モリ回路への切り換えをト記ブロックアドレスを用いろ
ことによって電気的に行うことができる。これにより、
レーザー光線の照射等や配線の工程の追加等のような特
別な製造工程を省略できるという効果が得られる。

（５）制御回路から各メモリブロックを指定してその機
能試験を行うことによって、各回路ブロックに対する針
当てを省略できる。したがって、テストの効率化が図ら
れるとともに、個々の回路ブロックの電極に対する針当
てによる電極の破壊等による不良発生が防止できるから
製品歩留まりを向上させることができるという効果が得
られる。

（６）不良のメモリブロックに対応したアドレス信号（
ブロックアドレス）を出力させることによって、欠陥救
済処理を効率よく行うことができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、１つのメモリブ
ロックの具体的構成、上記のようなシェアードセンスア
ンプ方式の他、データ線の端部にセンスアンプを配置す
るもの等種々の実施例形態を採ることができるものであ
る。

また、メモリブロックは上記のようなダイナミック型Ｒ
ＡＭの他、スタティック型ＲＡＭから構成されてもよい
。また、ダイナミック型ＲＡＭ、スタティック型ＲＡＭ
、マスクＲＯＭ等を混在させて構成するものであっても
よい。

特定の回路機能を持つ回路ブロックは、上記のようなメ
モリブロックの他、マイクロコンピュータシステムを構
成する周辺回路等何であってもよい。この場合にも、上
記ブロックアドレスを割り当てることによって、欠陥の
存在する回路ブロックを実質的にシステムから切り離す
ことができるものとなる。

この発明は、ウェハスケールで構成される超々ＬＳＩに
広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、特定の回路機能を持つ複数の回路ブロック
を備え、それぞれの回路ブロックを指定するブロックア
ドレスを割り当てるようにすることによって、ウェハ上
にシステムを作り上げてしまうことができ、上記ブロッ
クアドレスの指定によって個々の回路ブロックの機能試
験が、可能となり、不良ブロックに対する実質的な切り
離しも上記ブロックアドレスを用いて行うことができる
。したがって、従来のように不良ブロックに対して逐一
レーザー光線の照射等によって結線の切り離し等を行う
という工程、及び良品に対して結線を行うという工程を
省略できる。

【図面の簡単な説明】

第１図は、この発明が適用されたメモリシステムの一実
施例を示すブロック図、 第２図は、そのメモリブロックの一実施例を示す概略ブ
ロック図である。 ＷＳＩ・・ウェハ（ウェハ大半導体集積回路装置）、Ｍ
Ｏ−Ｍ２９・・メモリブロック、ＲＭ・・予備メモリ回
路、Ｃ０ＮＴ・・制御回路、ＭＡＴ・・メモリマット、
ＣＤＣＲ・・カラムデコーダ、ＲＤＣＲ・・ロウデコー
ダ、ＳＡ・・センスアンプ、ＢＡ・・ブロックアドレス
信号、ＭＡ・・メモリアドレス信号、ＴＣ・・コントロ
ール信号、ＮＡ・・不良アドレス（ブロックアドレス）
信号

Claims (1)

1. 【特許請求の範囲】 １、特定の回路機能を持つ複数の回路ブロックを備え、
   それぞれの回路ブロックを指定するブロックアドレスを
   割り当てることを特徴とするウェハ大半導体集積回路装
   置。 ２、上記ウェハ大半導体集積回路装置は、上記回路ブロ
   ックとしてのデコーダ回路とそれにより選択されるメモ
   リアレイを含む半導体記憶回路が複数個設けられるとと
   もに、上記個々の半導体記憶回路に割り当てられてブロ
   ックアドレスにより選択動作を行う制御回路とを含むこ
   とを特徴とする特許請求の範囲第１項記載のウェハ大半
   導体集積回路装置。 ３、上記半導体記憶回路は、欠陥の存在により上記ブロ
   ックアドレスによりその選択が禁止されるものであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載のウ
   ェハ大半導体集積回路装置。 ４、上記ウェハ大半導体集積回路装置は、半導体記憶回
   路のメモリアレイ部が分割された複数のメモリマットか
   ら構成され、このメモリマットに対応したデコーダ回路
   を備えた予備記憶回路がウェハの周辺部に配置されると
   ともに、上記欠陥の存在によりその選択が禁止される半
   導体記憶回路に代わって予備記憶回路の選択が行われる
   ものであることを特徴とする特許請求の範囲第２項記載
   のウェハ大半導体集積回路装置。 ５、上記制御回路は、欠陥の存在する半導体記憶回路の
   ブロックアドレスを外部に出力する機能を持つものであ
   ることを特徴とする特許請求の範囲第１、第２、第３又
   は第４項記載のウェハ大半導体記憶装置。