JPS63266700A - ウエハ大半導体集積回路装置 - Google Patents
ウエハ大半導体集積回路装置Info
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- JPS63266700A JPS63266700A JP62099779A JP9977987A JPS63266700A JP S63266700 A JPS63266700 A JP S63266700A JP 62099779 A JP62099779 A JP 62099779A JP 9977987 A JP9977987 A JP 9977987A JP S63266700 A JPS63266700 A JP S63266700A
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- wafer
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Links
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- 230000007547 defect Effects 0.000 claims abstract description 24
- 230000002950 deficient Effects 0.000 claims abstract description 20
- 230000006870 function Effects 0.000 claims abstract description 11
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- 238000000034 method Methods 0.000 description 12
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ウェハ大半導体集積回路装置に関し、例え
ばウェハ大記憶装置に利用して有効な技術に関するもの
である。
ばウェハ大記憶装置に利用して有効な技術に関するもの
である。
ウェハ大超々LSIにより構成した半導体記憶装置が、
例えば特開昭59−201441号公報によって提案さ
れている。同公報に記載さているウェハ大半導体記憶装
置では、不良チップの切り離し及びその救済を、集束イ
オンビームやレーザー光線の照射によってヒユーズや電
源線を切断し、最終配線によって良品チップのみを接続
する等の方法により行うものである。
例えば特開昭59−201441号公報によって提案さ
れている。同公報に記載さているウェハ大半導体記憶装
置では、不良チップの切り離し及びその救済を、集束イ
オンビームやレーザー光線の照射によってヒユーズや電
源線を切断し、最終配線によって良品チップのみを接続
する等の方法により行うものである。
上記欠陥救済方法では、多くの製造工程とそれに伴うマ
スクを要し、スループットの向上が図りにくく、コスト
の増加が避けられない。また、欠陥救済のための冗長用
ブロックは、ウェハ内のメモリシステム本体の中に組み
込まれており、冗長性を上げるためにはシステム本体が
占める面積を削減する必要がある。更に、不良ブロック
の発見に当たって針当て(プロービング)による本命査
を行うものであるが、これもスループットを悪くする原
因になるばかりか、逆に不良発生をもたらす虞れがある
。
スクを要し、スループットの向上が図りにくく、コスト
の増加が避けられない。また、欠陥救済のための冗長用
ブロックは、ウェハ内のメモリシステム本体の中に組み
込まれており、冗長性を上げるためにはシステム本体が
占める面積を削減する必要がある。更に、不良ブロック
の発見に当たって針当て(プロービング)による本命査
を行うものであるが、これもスループットを悪くする原
因になるばかりか、逆に不良発生をもたらす虞れがある
。
この発明の目的は、合理的な欠陥救済を実現したウェハ
大半導体集積回路装置を提供することにある。
大半導体集積回路装置を提供することにある。
この発明の前記ならびにその;千かの目的と新規な特徴
は、木明III書の記述および添付図面から明らかにな
るであろう。
は、木明III書の記述および添付図面から明らかにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。
を節単に説明すれば、下記の通りである。
すなわち、特定の回路機能を持つ複数の回路ブロックを
備え、それぞれの回路ブロックを指定するプロ、クアド
レスを割り当てるようにするものである。
備え、それぞれの回路ブロックを指定するプロ、クアド
レスを割り当てるようにするものである。
上記した手段によれば、ウェハ上にシステムを作り上げ
てしまうため、上記ブロックアドレスの指定によって個
々の回路ブロックの機能試験が可能となり、不良ブロッ
クに対する実質的な切り離しも王妃ブロックアドレスを
用いて行うことができる。
てしまうため、上記ブロックアドレスの指定によって個
々の回路ブロックの機能試験が可能となり、不良ブロッ
クに対する実質的な切り離しも王妃ブロックアドレスを
用いて行うことができる。
第1図には、この発明をウェハ大半導体記憶装置に通用
した場合の一実施例のブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
に基づいて形成される。同図の各回路ブロックは、ウェ
ハ上WSI(ウェハ大半導体集積回路装置)における実
際の幾何学的な配置に合わせて描かれている。
した場合の一実施例のブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
に基づいて形成される。同図の各回路ブロックは、ウェ
ハ上WSI(ウェハ大半導体集積回路装置)における実
際の幾何学的な配置に合わせて描かれている。
メモリブロックMO−M29は、特に制限されないが、
それぞれがダイナミック型RAMを構成するメモリアレ
イとその選択動作を行うデコーダ回路から構成される。
それぞれがダイナミック型RAMを構成するメモリアレ
イとその選択動作を行うデコーダ回路から構成される。
すなわち、第2図に示すように、メモリブロックMiの
(既略は、メモリアレイと、そのデータ線(ビット線又
はディジフトyA)の選択動作を行うカラムデコーダC
DCRと、ワード線の選択動作を行うロウデコーダRD
CRから構成される。上記メモリアレイは、同図に点線
で示すように基本的には左右に2つのメモリマットに分
割され、それぞれのメモリマントの中央部にセンスアン
プSAが配置される。このようにメモリマットの中央に
センスアンプSAを配置するというシエアードセンスア
ンプ方式を採るため、センスアンプSAをアドレッシン
グに応じて左右のメモリマントのいずれかに接続される
ためのスイッチ回路も設けられる(図示せず)。また、
図示しないがこのセンスアンプSAに並んでカラムスイ
ッチ回路が設けられる。このように上記メモリブロック
Miは、図示されない種々の回路を含むものと理解され
たい、このようにメモリアレイやそのアドレス選択回路
の構成は、公知のダイナミック型RAMと同様な回路に
より構成されるものである。この実施例では、便宜上メ
モリアレイは、同図に点線で示すように上下にも2分割
される。このようにして4分割された1つのメモリマッ
トMATは、後述する欠陥救済のための予備メモリ回路
RMに対応させられる。
(既略は、メモリアレイと、そのデータ線(ビット線又
はディジフトyA)の選択動作を行うカラムデコーダC
DCRと、ワード線の選択動作を行うロウデコーダRD
CRから構成される。上記メモリアレイは、同図に点線
で示すように基本的には左右に2つのメモリマットに分
割され、それぞれのメモリマントの中央部にセンスアン
プSAが配置される。このようにメモリマットの中央に
センスアンプSAを配置するというシエアードセンスア
ンプ方式を採るため、センスアンプSAをアドレッシン
グに応じて左右のメモリマントのいずれかに接続される
ためのスイッチ回路も設けられる(図示せず)。また、
図示しないがこのセンスアンプSAに並んでカラムスイ
ッチ回路が設けられる。このように上記メモリブロック
Miは、図示されない種々の回路を含むものと理解され
たい、このようにメモリアレイやそのアドレス選択回路
の構成は、公知のダイナミック型RAMと同様な回路に
より構成されるものである。この実施例では、便宜上メ
モリアレイは、同図に点線で示すように上下にも2分割
される。このようにして4分割された1つのメモリマッ
トMATは、後述する欠陥救済のための予備メモリ回路
RMに対応させられる。
上記メモリブロックMO−M29は、方形の比較的大き
な占有面積を必要とする。それ故、はソ。
な占有面積を必要とする。それ故、はソ。
円形とされたウェハWSIの周辺部には、空きスペース
が生じる。この空きスペースを有効利用するため、上記
のように予備メモリ回路RMは、1つのメモリブロック
の分割されたメモリマットに対応したメモリアレイ部及
びそのデコーダ回路からなる比較的小さな占有面積を持
つようにされる。
が生じる。この空きスペースを有効利用するため、上記
のように予備メモリ回路RMは、1つのメモリブロック
の分割されたメモリマットに対応したメモリアレイ部及
びそのデコーダ回路からなる比較的小さな占有面積を持
つようにされる。
これによって、上記比較的大きな占有面積を必要とする
メモリブロックMiを形成することができないウェハの
周辺部に、上記予備メモリ回路RMを多数形成すること
ができる。このような構成により、冗長回路の付加によ
る実質的な記憶容量が削減されてしまうことを防止する
ことができる。
メモリブロックMiを形成することができないウェハの
周辺部に、上記予備メモリ回路RMを多数形成すること
ができる。このような構成により、冗長回路の付加によ
る実質的な記憶容量が削減されてしまうことを防止する
ことができる。
言い換えるならば、冗長機能を付加しつつ、大きな記憶
容量を持つメモリシステムを得ることが可能となる。
容量を持つメモリシステムを得ることが可能となる。
特に制限されないが、ウェハWS■のオリエンチーシロ
ンフラット部に対応する位置に制御回路C0NTが配置
される。この制御回路C0NTは、外部からのアドレス
信号BASMA及びコントロール信号TCを受けて、上
記メモリブロックMiの選択動作を行う。このため、上
記オリエンテーションフラット部に、上記外部端子に接
続するための電極が配置される。この電極は、ウェハW
SI上に上記メモリブロックMO〜M29及び予備メモ
リ回路RM並びに上記制御回路C0NTからなるメモリ
システムが完成された時点でのプロービングに利用され
る。上記アドレス信号のうち、アドレス信号BAは、ブ
ロックアドレス信号であり、上記メモリブロックMO−
M29のうち、1つのメモリブロックを指定するアドレ
ス信号とされる。アドレス信号MAは、上記各メモリブ
ロックMO−M29に対して共通に供給されるアドレス
信号とされる。それ故、制御回路C0NTは、上記ブロ
ックアドレス信号BAを受けて、1つのメモリブロック
Miに対する選択信号を形成するデコーダ回路を含むも
のである。上記制御回路C0NTと各メモリブロックM
O〜M29との間には、上記共通のアドレス信号MAを
供給するアドレス供給線、各メモリブロックMO−M2
9との間で書き込み信号及び読み出し信号の授受を行う
信号線、及び各種動作制御のためのタイミング信号線並
びに上記ブロックアドレス信号BAを解読することによ
って形成される選択信号線とが配置される。このような
信号線は、複雑になるため同図では省略されている。ま
た、上記予備メモリ回路RMに対してアドレス信号を供
給するアドレス供給線、各予備メモリ回路RMとの間で
書き込み信号と読み出し信号を授受する信号線並びに上
記同様なタイミング信号と、その選択信号線が設けられ
る。ただし、予備メモリ回路RMは、上記のように1つ
のメモリブロックMiの1/4の記憶容量した持たない
から、そのアドレス設定及び選択信号線の割り付けがプ
ログラマブルに行うようにされる。例えば、上記メモリ
ブロックMiに対するロウ/カラムのそれぞれの最上位
ビットを除くアドレス信号がそれぞれのデコーダ回路に
供給される。そして、各予備メモリ回路RMの選択信号
線は、制御回路C0NTに一対一に対応されて設けられ
る。この選択信号線は、制御回路C0NTにより指定可
能にされるブロックアドレス信号と、上記残りの上位2
ビツトのアドレス信号との組み合わせにより指定される
。これによって、制御回路C0NT側でのアドレス定義
によって、1つの予備メモリ回路RMをブロックアドレ
スと上位2ビツトのメモリアドレスに割り当てることが
可能となる。
ンフラット部に対応する位置に制御回路C0NTが配置
される。この制御回路C0NTは、外部からのアドレス
信号BASMA及びコントロール信号TCを受けて、上
記メモリブロックMiの選択動作を行う。このため、上
記オリエンテーションフラット部に、上記外部端子に接
続するための電極が配置される。この電極は、ウェハW
SI上に上記メモリブロックMO〜M29及び予備メモ
リ回路RM並びに上記制御回路C0NTからなるメモリ
システムが完成された時点でのプロービングに利用され
る。上記アドレス信号のうち、アドレス信号BAは、ブ
ロックアドレス信号であり、上記メモリブロックMO−
M29のうち、1つのメモリブロックを指定するアドレ
ス信号とされる。アドレス信号MAは、上記各メモリブ
ロックMO−M29に対して共通に供給されるアドレス
信号とされる。それ故、制御回路C0NTは、上記ブロ
ックアドレス信号BAを受けて、1つのメモリブロック
Miに対する選択信号を形成するデコーダ回路を含むも
のである。上記制御回路C0NTと各メモリブロックM
O〜M29との間には、上記共通のアドレス信号MAを
供給するアドレス供給線、各メモリブロックMO−M2
9との間で書き込み信号及び読み出し信号の授受を行う
信号線、及び各種動作制御のためのタイミング信号線並
びに上記ブロックアドレス信号BAを解読することによ
って形成される選択信号線とが配置される。このような
信号線は、複雑になるため同図では省略されている。ま
た、上記予備メモリ回路RMに対してアドレス信号を供
給するアドレス供給線、各予備メモリ回路RMとの間で
書き込み信号と読み出し信号を授受する信号線並びに上
記同様なタイミング信号と、その選択信号線が設けられ
る。ただし、予備メモリ回路RMは、上記のように1つ
のメモリブロックMiの1/4の記憶容量した持たない
から、そのアドレス設定及び選択信号線の割り付けがプ
ログラマブルに行うようにされる。例えば、上記メモリ
ブロックMiに対するロウ/カラムのそれぞれの最上位
ビットを除くアドレス信号がそれぞれのデコーダ回路に
供給される。そして、各予備メモリ回路RMの選択信号
線は、制御回路C0NTに一対一に対応されて設けられ
る。この選択信号線は、制御回路C0NTにより指定可
能にされるブロックアドレス信号と、上記残りの上位2
ビツトのアドレス信号との組み合わせにより指定される
。これによって、制御回路C0NT側でのアドレス定義
によって、1つの予備メモリ回路RMをブロックアドレ
スと上位2ビツトのメモリアドレスに割り当てることが
可能となる。
また、特に制限されないが、制御回路C0NTは、その
動作によって個々のメモリブロックMO〜M29に対す
るメモリアクセスを行うとともに、その欠陥の有無を判
定して不良と判定したメモリブロックに対応した不良ア
ドレス信号NA (ブロックアドレス)を外部に送出す
る機能を持つものである。
動作によって個々のメモリブロックMO〜M29に対す
るメモリアクセスを行うとともに、その欠陥の有無を判
定して不良と判定したメモリブロックに対応した不良ア
ドレス信号NA (ブロックアドレス)を外部に送出す
る機能を持つものである。
上記メモリシステムの動作そのものは、メモリブロック
が、1つの半導体集積回路装置により構成され、ウェハ
WSIがプリント基板に置き代わった従来のボード構成
のメモリ装置と類似の動作により行われる。
が、1つの半導体集積回路装置により構成され、ウェハ
WSIがプリント基板に置き代わった従来のボード構成
のメモリ装置と類似の動作により行われる。
この実施例のメモリシステムにおいては、各メモリブロ
ック毎ににロックアドレスを割り当てられている。これ
により、例えば1つのメモリブロックMiに欠陥が生じ
た場合、それに対応した選択信号を無効にすることによ
って、実質的に欠陥の存在するメモリブロックMiをシ
ステムから切り離すことができる。ただし、電源電圧線
と回路の接地線その間の短絡事故のような重大な欠陥が
生じた場合、従来と同様にレーザー光線等の照射による
電源供給線の切り離しを行うことは必要となる。この場
合においても、制御回路C0NTがらのメモリアクセス
によってその欠陥が発見され、その不良アドレス(ブロ
ックアドレス)NAが外部に出力されるから、上記欠陥
救済を比較的簡単に行うことができる。また、メモリブ
ロックにおける1つのワード線やデータ線に結合される
メモリセルに欠陥が生じた場合でも、上記同様にその不
良アドレスNAが出力されるがら、欠陥救済のためのプ
ログラムが容易になる。
ック毎ににロックアドレスを割り当てられている。これ
により、例えば1つのメモリブロックMiに欠陥が生じ
た場合、それに対応した選択信号を無効にすることによ
って、実質的に欠陥の存在するメモリブロックMiをシ
ステムから切り離すことができる。ただし、電源電圧線
と回路の接地線その間の短絡事故のような重大な欠陥が
生じた場合、従来と同様にレーザー光線等の照射による
電源供給線の切り離しを行うことは必要となる。この場
合においても、制御回路C0NTがらのメモリアクセス
によってその欠陥が発見され、その不良アドレス(ブロ
ックアドレス)NAが外部に出力されるから、上記欠陥
救済を比較的簡単に行うことができる。また、メモリブ
ロックにおける1つのワード線やデータ線に結合される
メモリセルに欠陥が生じた場合でも、上記同様にその不
良アドレスNAが出力されるがら、欠陥救済のためのプ
ログラムが容易になる。
上記予備メモリ回路RMを用いた欠陥救済は、最も簡単
な方法はメモリブロック単位で行われる。
な方法はメモリブロック単位で行われる。
すなわち、欠陥が存在するメモリブロックに対しては、
例えばヒユーズ手段の切断等によってその選択を禁止さ
せる。そして、そのブロックアドレスをヒユーズ手段等
を利用した記憶回路に記憶させておいて、そのブロック
アドレスに対するメモリアクセスを検出すると、4個の
予備メモリ回路RMにより1つのメモリブロックを構成
して、それを選択するようにする。このような冗長回路
の切り換えは、ワード線やデータvA中0位で行われる
従来のダイナミック型RAMにおける欠陥救済技術を利
用することができるものである。
例えばヒユーズ手段の切断等によってその選択を禁止さ
せる。そして、そのブロックアドレスをヒユーズ手段等
を利用した記憶回路に記憶させておいて、そのブロック
アドレスに対するメモリアクセスを検出すると、4個の
予備メモリ回路RMにより1つのメモリブロックを構成
して、それを選択するようにする。このような冗長回路
の切り換えは、ワード線やデータvA中0位で行われる
従来のダイナミック型RAMにおける欠陥救済技術を利
用することができるものである。
また、1つのメモリブロックのうち、上記4分割された
メモリマットのうち、1つのメモリマットに欠陥が存在
する場合、残りの3つのメモリマットは、そのまま生か
して欠陥が存在するメモリマットの選択を検出して、上
記予備メモリ回路の選択に切り換えるようにすることも
可能である。
メモリマットのうち、1つのメモリマットに欠陥が存在
する場合、残りの3つのメモリマットは、そのまま生か
して欠陥が存在するメモリマットの選択を検出して、上
記予備メモリ回路の選択に切り換えるようにすることも
可能である。
この場合、制御回路C0NTには、不良アドレスとして
、ブロックアドレスと、ロウ系及びカラム系の1ビツト
づつの最上位ビット、言い換えるならば、上記分割され
た4つのメモリマットMATのうちの1つのメモリマン
トを指定する2ビツトのアドレス信号から、不良アドレ
スを定義しておいてそれに対するメモリアクセスを検出
したとき、そのメモリブロックの選択信号の供給を禁止
して、それに対応づけられた予備メモリ回路RMを選択
するようにすればよい。この場合には、予備メモリ回路
RMを1つづつ独立して使用できるから冗長性を高くす
ることができる。
、ブロックアドレスと、ロウ系及びカラム系の1ビツト
づつの最上位ビット、言い換えるならば、上記分割され
た4つのメモリマットMATのうちの1つのメモリマン
トを指定する2ビツトのアドレス信号から、不良アドレ
スを定義しておいてそれに対するメモリアクセスを検出
したとき、そのメモリブロックの選択信号の供給を禁止
して、それに対応づけられた予備メモリ回路RMを選択
するようにすればよい。この場合には、予備メモリ回路
RMを1つづつ独立して使用できるから冗長性を高くす
ることができる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (11特定の回路機能を持つ複数の回路ブロックを備え
、それぞれの回路ブロックを指定するブロックアドレス
を割り当てるようにすることによって、ウェハ上にシス
テムを作り上げてしまうことができ、上記ブロックアド
レスの指定によって個々の回路ブロックの機能試験が可
能となり、不良ブロックに対する実質的な切り離しも上
記ブロックアドレスを用いて行うことができる。したが
って、従来のように不良ブロックに対して逐一レーザー
光線の照射等によって結線の切り離し等を行うという工
程、及び良品に対して結線を行うという工程を省略でき
るという効果が得られる。
る。すなわち、 (11特定の回路機能を持つ複数の回路ブロックを備え
、それぞれの回路ブロックを指定するブロックアドレス
を割り当てるようにすることによって、ウェハ上にシス
テムを作り上げてしまうことができ、上記ブロックアド
レスの指定によって個々の回路ブロックの機能試験が可
能となり、不良ブロックに対する実質的な切り離しも上
記ブロックアドレスを用いて行うことができる。したが
って、従来のように不良ブロックに対して逐一レーザー
光線の照射等によって結線の切り離し等を行うという工
程、及び良品に対して結線を行うという工程を省略でき
るという効果が得られる。
(2)特定の回路機能を持つ回路ブロックをメモリアレ
イとデコーダ回路により構成するというメモリシステム
において、それを複数マットにより構成するとともに、
分割されたマットに対応した予備メモリ回路を形成する
。これにより、予備メモリ回路の占有面積を小さくでき
るから、上記メモリブロックを形成することができない
ウェハ周辺部に予備メモリ回路を形成することができる
。これによって、ウェハの全面を有効利用できるから、
冗長機能を付加しつつ実質的な記憶容量の増大化を実現
できるという効果が得られる。
イとデコーダ回路により構成するというメモリシステム
において、それを複数マットにより構成するとともに、
分割されたマットに対応した予備メモリ回路を形成する
。これにより、予備メモリ回路の占有面積を小さくでき
るから、上記メモリブロックを形成することができない
ウェハ周辺部に予備メモリ回路を形成することができる
。これによって、ウェハの全面を有効利用できるから、
冗長機能を付加しつつ実質的な記憶容量の増大化を実現
できるという効果が得られる。
(3)上記予備メモリ回路の占有面積を小さくすること
によって、予備メモリ回路における不良発生率を低減で
きるから、実質的な冗長性を高くすることができるとい
う効果が得られる。
によって、予備メモリ回路における不良発生率を低減で
きるから、実質的な冗長性を高くすることができるとい
う効果が得られる。
(4)上記メモリブロックにブロックアドレスを割り当
ててその選択動作を行うようにすることによって、欠陥
の存在するメモリブロックの実質的な切り離しと予備メ
モリ回路への切り換えをト記ブロックアドレスを用いろ
ことによって電気的に行うことができる。これにより、
レーザー光線の照射等や配線の工程の追加等のような特
別な製造工程を省略できるという効果が得られる。
ててその選択動作を行うようにすることによって、欠陥
の存在するメモリブロックの実質的な切り離しと予備メ
モリ回路への切り換えをト記ブロックアドレスを用いろ
ことによって電気的に行うことができる。これにより、
レーザー光線の照射等や配線の工程の追加等のような特
別な製造工程を省略できるという効果が得られる。
(5)制御回路から各メモリブロックを指定してその機
能試験を行うことによって、各回路ブロックに対する針
当てを省略できる。したがって、テストの効率化が図ら
れるとともに、個々の回路ブロックの電極に対する針当
てによる電極の破壊等による不良発生が防止できるから
製品歩留まりを向上させることができるという効果が得
られる。
能試験を行うことによって、各回路ブロックに対する針
当てを省略できる。したがって、テストの効率化が図ら
れるとともに、個々の回路ブロックの電極に対する針当
てによる電極の破壊等による不良発生が防止できるから
製品歩留まりを向上させることができるという効果が得
られる。
(6)不良のメモリブロックに対応したアドレス信号(
ブロックアドレス)を出力させることによって、欠陥救
済処理を効率よく行うことができるという効果が得られ
る。
ブロックアドレス)を出力させることによって、欠陥救
済処理を効率よく行うことができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、1つのメモリブ
ロックの具体的構成、上記のようなシェアードセンスア
ンプ方式の他、データ線の端部にセンスアンプを配置す
るもの等種々の実施例形態を採ることができるものであ
る。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、1つのメモリブ
ロックの具体的構成、上記のようなシェアードセンスア
ンプ方式の他、データ線の端部にセンスアンプを配置す
るもの等種々の実施例形態を採ることができるものであ
る。
また、メモリブロックは上記のようなダイナミック型R
AMの他、スタティック型RAMから構成されてもよい
。また、ダイナミック型RAM、スタティック型RAM
、マスクROM等を混在させて構成するものであっても
よい。
AMの他、スタティック型RAMから構成されてもよい
。また、ダイナミック型RAM、スタティック型RAM
、マスクROM等を混在させて構成するものであっても
よい。
特定の回路機能を持つ回路ブロックは、上記のようなメ
モリブロックの他、マイクロコンピュータシステムを構
成する周辺回路等何であってもよい。この場合にも、上
記ブロックアドレスを割り当てることによって、欠陥の
存在する回路ブロックを実質的にシステムから切り離す
ことができるものとなる。
モリブロックの他、マイクロコンピュータシステムを構
成する周辺回路等何であってもよい。この場合にも、上
記ブロックアドレスを割り当てることによって、欠陥の
存在する回路ブロックを実質的にシステムから切り離す
ことができるものとなる。
この発明は、ウェハスケールで構成される超々LSIに
広く利用できるものである。
広く利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、特定の回路機能を持つ複数の回路ブロック
を備え、それぞれの回路ブロックを指定するブロックア
ドレスを割り当てるようにすることによって、ウェハ上
にシステムを作り上げてしまうことができ、上記ブロッ
クアドレスの指定によって個々の回路ブロックの機能試
験が、可能となり、不良ブロックに対する実質的な切り
離しも上記ブロックアドレスを用いて行うことができる
。したがって、従来のように不良ブロックに対して逐一
レーザー光線の照射等によって結線の切り離し等を行う
という工程、及び良品に対して結線を行うという工程を
省略できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、特定の回路機能を持つ複数の回路ブロック
を備え、それぞれの回路ブロックを指定するブロックア
ドレスを割り当てるようにすることによって、ウェハ上
にシステムを作り上げてしまうことができ、上記ブロッ
クアドレスの指定によって個々の回路ブロックの機能試
験が、可能となり、不良ブロックに対する実質的な切り
離しも上記ブロックアドレスを用いて行うことができる
。したがって、従来のように不良ブロックに対して逐一
レーザー光線の照射等によって結線の切り離し等を行う
という工程、及び良品に対して結線を行うという工程を
省略できる。
第1図は、この発明が適用されたメモリシステムの一実
施例を示すブロック図、 第2図は、そのメモリブロックの一実施例を示す概略ブ
ロック図である。 WSI・・ウェハ(ウェハ大半導体集積回路装置)、M
O−M29・・メモリブロック、RM・・予備メモリ回
路、C0NT・・制御回路、MAT・・メモリマット、
CDCR・・カラムデコーダ、RDCR・・ロウデコー
ダ、SA・・センスアンプ、BA・・ブロックアドレス
信号、MA・・メモリアドレス信号、TC・・コントロ
ール信号、NA・・不良アドレス(ブロックアドレス)
信号
施例を示すブロック図、 第2図は、そのメモリブロックの一実施例を示す概略ブ
ロック図である。 WSI・・ウェハ(ウェハ大半導体集積回路装置)、M
O−M29・・メモリブロック、RM・・予備メモリ回
路、C0NT・・制御回路、MAT・・メモリマット、
CDCR・・カラムデコーダ、RDCR・・ロウデコー
ダ、SA・・センスアンプ、BA・・ブロックアドレス
信号、MA・・メモリアドレス信号、TC・・コントロ
ール信号、NA・・不良アドレス(ブロックアドレス)
信号
Claims (1)
- 【特許請求の範囲】 1、特定の回路機能を持つ複数の回路ブロックを備え、
それぞれの回路ブロックを指定するブロックアドレスを
割り当てることを特徴とするウェハ大半導体集積回路装
置。 2、上記ウェハ大半導体集積回路装置は、上記回路ブロ
ックとしてのデコーダ回路とそれにより選択されるメモ
リアレイを含む半導体記憶回路が複数個設けられるとと
もに、上記個々の半導体記憶回路に割り当てられてブロ
ックアドレスにより選択動作を行う制御回路とを含むこ
とを特徴とする特許請求の範囲第1項記載のウェハ大半
導体集積回路装置。 3、上記半導体記憶回路は、欠陥の存在により上記ブロ
ックアドレスによりその選択が禁止されるものであるこ
とを特徴とする特許請求の範囲第1又は第2項記載のウ
ェハ大半導体集積回路装置。 4、上記ウェハ大半導体集積回路装置は、半導体記憶回
路のメモリアレイ部が分割された複数のメモリマットか
ら構成され、このメモリマットに対応したデコーダ回路
を備えた予備記憶回路がウェハの周辺部に配置されると
ともに、上記欠陥の存在によりその選択が禁止される半
導体記憶回路に代わって予備記憶回路の選択が行われる
ものであることを特徴とする特許請求の範囲第2項記載
のウェハ大半導体集積回路装置。 5、上記制御回路は、欠陥の存在する半導体記憶回路の
ブロックアドレスを外部に出力する機能を持つものであ
ることを特徴とする特許請求の範囲第1、第2、第3又
は第4項記載のウェハ大半導体記憶装置。
Priority Applications (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62099779A JPS63266700A (ja) | 1987-04-24 | 1987-04-24 | ウエハ大半導体集積回路装置 |
KR88003425A KR960012649B1 (en) | 1987-04-22 | 1988-03-29 | Wafer scale or full wafer memory system, package, method thereof and wafer processing method employed therein |
SG1995905451A SG36588G (en) | 1987-04-22 | 1988-04-08 | Packaging of semiconductor integrated circuits |
EP88303160A EP0288186B1 (en) | 1987-04-22 | 1988-04-08 | Packaging of semiconductor integrated circuits |
DE88303160T DE3882074T2 (de) | 1987-04-22 | 1988-04-08 | Verpackung von integrierten Halbleiterschaltungen. |
DE3856019T DE3856019T2 (de) | 1987-04-22 | 1988-04-08 | Integrierte Halbleiterschaltungen Vorrichtung von Scheibengrösse |
EP92112517A EP0516185B1 (en) | 1987-04-22 | 1988-04-08 | Wafer-scale semiconductor integrated circuit device |
US07/627,881 US5191224A (en) | 1987-04-22 | 1990-12-13 | Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein |
US07/960,848 US5309011A (en) | 1987-04-22 | 1992-10-14 | Wafer scale or full wafer memory system, packaging method thereof, and wafer processing method employed therein |
KR93004115A KR970001885B1 (en) | 1987-04-22 | 1993-03-18 | Wafer scale semiconductor device |
HK28096A HK28096A (en) | 1987-04-22 | 1996-02-15 | Packaging of semiconductor integrated circuits |
HK98101603A HK1003348A1 (en) | 1987-04-22 | 1998-03-02 | Wafer-scale semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62099779A JPS63266700A (ja) | 1987-04-24 | 1987-04-24 | ウエハ大半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63266700A true JPS63266700A (ja) | 1988-11-02 |
Family
ID=14256433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62099779A Pending JPS63266700A (ja) | 1987-04-22 | 1987-04-24 | ウエハ大半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63266700A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02236658A (ja) * | 1989-03-10 | 1990-09-19 | Hitachi Ltd | 情報処理装置 |
-
1987
- 1987-04-24 JP JP62099779A patent/JPS63266700A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02236658A (ja) * | 1989-03-10 | 1990-09-19 | Hitachi Ltd | 情報処理装置 |
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