JPS5928055B2 - 大規模半導体集積回路記憶装置 - Google Patents
大規模半導体集積回路記憶装置Info
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- JPS5928055B2 JPS5928055B2 JP50038710A JP3871075A JPS5928055B2 JP S5928055 B2 JPS5928055 B2 JP S5928055B2 JP 50038710 A JP50038710 A JP 50038710A JP 3871075 A JP3871075 A JP 3871075A JP S5928055 B2 JPS5928055 B2 JP S5928055B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理機器に用いられる記憶装置に関する
。
。
更に詳しくは、大規模半導体集積回路記憶装置（以下Ｌ
ＳＩメモリと略す）に関する。従来、ＬＳＩを実現する
ために、次の３つの方式が提案され、実用的には、（Ａ
）の方式が用いられている。（Ａ）固定配線方式 （Ｂ）任意配線方式 （Ｃ）端子再配置方式 （Ａ）の方式によつてＬＳＩメモリを実現するには、Ｌ
ＳＩメモリ内の各々の素子を結線するための配線パタン
として、全てのチップに同一のパタンを用いるので、そ
のＬＳＩメモリが良品であるためには、そのＬＳＩメモ
リを構成する全ての素子が良品である必要がある。
ＳＩメモリと略す）に関する。従来、ＬＳＩを実現する
ために、次の３つの方式が提案され、実用的には、（Ａ
）の方式が用いられている。（Ａ）固定配線方式 （Ｂ）任意配線方式 （Ｃ）端子再配置方式 （Ａ）の方式によつてＬＳＩメモリを実現するには、Ｌ
ＳＩメモリ内の各々の素子を結線するための配線パタン
として、全てのチップに同一のパタンを用いるので、そ
のＬＳＩメモリが良品であるためには、そのＬＳＩメモ
リを構成する全ての素子が良品である必要がある。
このため、素子製造の歩留りの面から、現状では（Ａ）
の方式で実現できるＬＳＩメモリの規模は、数千ビット
に限定されている。一方、（Ｂ）の方式によつてＬＳＩ
メモリを実現するには、ウェーハ拡散処理の後、ＬＳＩ
メモリを構成する単位セル（例えば１ビットの記憶素子
）のセル内配線と、単位セルの検査用パッドを作成した
段階で各単位セルの電気的特性の検査を実施し、良品セ
ルの位置に応じて単位セル間の配線パタンを設計して配
線を行い、ＬＳＩメモリを実現するものであり、（Ｂ）
の方式の特徴は、ＬＳＩメモリのチップ内の不良セルの
位置に応じてセル間の配線を任意に変更することによつ
て、チップ内のセルの歩留りがそれ程良くなくても、（
Ａ）の方式に比較して、非常に大規模なＬＳＩメモリを
実現できることである。しかし、Ｂの方式では、同一品
種のＬＳＩメモリを製造する場合にも、セル間の配線用
マスクは各チップ毎に異るため、経済的な理由から、実
用的には用いられていない。また、（Ｃ）の方式によつ
てＬＳＩメモリを実現するには、ウエーハ拡散処理、単
位セル内配線、単位セルの検査の後、不良セルを、あら
かじめ余分に作成してある単位セルのうち、良品である
セルとおき替える。すなわち、不良セルの端子と代替セ
ルの端子を結ぶ不良セル代替配線を作成し、セル間は固
定パタンで配線することによりＬＳＩメモリを実現する
ものであり、（Ｏの方式の特徴は、（Ｂ）（２）方式に
比較して、不良セルの位置に応じて設計すべき配線、す
なわち、不良セル代替配線パターンは単純なもので済む
ので、実現が容易である。
の方式で実現できるＬＳＩメモリの規模は、数千ビット
に限定されている。一方、（Ｂ）の方式によつてＬＳＩ
メモリを実現するには、ウェーハ拡散処理の後、ＬＳＩ
メモリを構成する単位セル（例えば１ビットの記憶素子
）のセル内配線と、単位セルの検査用パッドを作成した
段階で各単位セルの電気的特性の検査を実施し、良品セ
ルの位置に応じて単位セル間の配線パタンを設計して配
線を行い、ＬＳＩメモリを実現するものであり、（Ｂ）
の方式の特徴は、ＬＳＩメモリのチップ内の不良セルの
位置に応じてセル間の配線を任意に変更することによつ
て、チップ内のセルの歩留りがそれ程良くなくても、（
Ａ）の方式に比較して、非常に大規模なＬＳＩメモリを
実現できることである。しかし、Ｂの方式では、同一品
種のＬＳＩメモリを製造する場合にも、セル間の配線用
マスクは各チップ毎に異るため、経済的な理由から、実
用的には用いられていない。また、（Ｃ）の方式によつ
てＬＳＩメモリを実現するには、ウエーハ拡散処理、単
位セル内配線、単位セルの検査の後、不良セルを、あら
かじめ余分に作成してある単位セルのうち、良品である
セルとおき替える。すなわち、不良セルの端子と代替セ
ルの端子を結ぶ不良セル代替配線を作成し、セル間は固
定パタンで配線することによりＬＳＩメモリを実現する
ものであり、（Ｏの方式の特徴は、（Ｂ）（２）方式に
比較して、不良セルの位置に応じて設計すべき配線、す
なわち、不良セル代替配線パターンは単純なもので済む
ので、実現が容易である。
しかし、（Ｃ）の方式も（Ｂ）の方式と同様に、代替セ
ルは不良セルの近傍に有る必要があることが制約となる
と共に、同一品種のＬＳＩを製造する場合でも、不良セ
ルの代替配線用のマスクは各チツプ毎に異なり、低価格
で実現できない。このように（Ａ）方式では全く大規模
半導体集積回路には適せず、（Ｂ）および（Ｏの方式に
おいてはいずれも各チツプ毎に不良セルを補償するため
の配線用のマスクを設計しなければならず高価なマスク
をチツプ毎に作成することになるため非常に経済性が悪
くまた（Ｏの方式ではマスクを使用する回数が増えるた
めにマスクに付着したゴミやマスクの欠陥あるいは目合
せの誤差により配線の不良を生じる可能性が増加し歩留
りが低下する。
ルは不良セルの近傍に有る必要があることが制約となる
と共に、同一品種のＬＳＩを製造する場合でも、不良セ
ルの代替配線用のマスクは各チツプ毎に異なり、低価格
で実現できない。このように（Ａ）方式では全く大規模
半導体集積回路には適せず、（Ｂ）および（Ｏの方式に
おいてはいずれも各チツプ毎に不良セルを補償するため
の配線用のマスクを設計しなければならず高価なマスク
をチツプ毎に作成することになるため非常に経済性が悪
くまた（Ｏの方式ではマスクを使用する回数が増えるた
めにマスクに付着したゴミやマスクの欠陥あるいは目合
せの誤差により配線の不良を生じる可能性が増加し歩留
りが低下する。
本発明の目的はチツプ毎にマスクを特に設計しなくても
歩留りよく製造することのできる大規模半導体集積回路
記憶装置を提供することにある。
歩留りよく製造することのできる大規模半導体集積回路
記憶装置を提供することにある。
本発明のＬＳＩメモリは予備メモリ素子群と差替制御用
記憶手段とを備え、製造後の検査で判明した不良メモリ
素子を予備メモリ素子群中の特定良品と差替えるよう差
替制御用記憶手段に指定しておき、この記憶手段を用い
て不良メモリ素子にアドレスがあつたときは指定された
差替良品か自動的に使用されるようにしたものである。
すなわち本発明によるＬＳＩメモリは主たる記憶素子配
列の中の不良記憶素子の代替として用いられる予備記憶
素子配列と、主たる記憶素子配列内の不良素子を含む領
域の位置および不良素子を含む領域の代替として用いら
れる予備記憶素子の領域の位置を記憶する制御用記憶手
段とを備え、与えられたアドレス信号と、このアドレス
信号により続み出される制御用記憶手段の内容によつて
アドレス信号で指定される記憶素子あるいはその代替の
予備記憶素子のいずれかを選択することを特徴とする。
本発明によるＬＳメモリは、ウエーハ拡散処理を行ない
、全ての配線を施した後、単位セルを検査し、あらかじ
め余分に作られた予備のセルを不良のセルの代替として
割当てる情報を、制御用記憶手段に書込むことにより実
現される。
記憶手段とを備え、製造後の検査で判明した不良メモリ
素子を予備メモリ素子群中の特定良品と差替えるよう差
替制御用記憶手段に指定しておき、この記憶手段を用い
て不良メモリ素子にアドレスがあつたときは指定された
差替良品か自動的に使用されるようにしたものである。
すなわち本発明によるＬＳＩメモリは主たる記憶素子配
列の中の不良記憶素子の代替として用いられる予備記憶
素子配列と、主たる記憶素子配列内の不良素子を含む領
域の位置および不良素子を含む領域の代替として用いら
れる予備記憶素子の領域の位置を記憶する制御用記憶手
段とを備え、与えられたアドレス信号と、このアドレス
信号により続み出される制御用記憶手段の内容によつて
アドレス信号で指定される記憶素子あるいはその代替の
予備記憶素子のいずれかを選択することを特徴とする。
本発明によるＬＳメモリは、ウエーハ拡散処理を行ない
、全ての配線を施した後、単位セルを検査し、あらかじ
め余分に作られた予備のセルを不良のセルの代替として
割当てる情報を、制御用記憶手段に書込むことにより実
現される。
本発明によつて実現されるＬＳＩメモリにおいては、代
替の記憶素子は置き替えられる不良の記憶素子の近傍に
無くても良いので、先に述べた（Ｂ）およびＯの方式と
比較して、代替素子の割当ての自由度が高く、良品のＬ
ＳＩメモリを得られる率が高い。
替の記憶素子は置き替えられる不良の記憶素子の近傍に
無くても良いので、先に述べた（Ｂ）およびＯの方式と
比較して、代替素子の割当ての自由度が高く、良品のＬ
ＳＩメモリを得られる率が高い。
更に制御用記憶手段として、電気的書込み可能な記憶装
置を使用した場合は、不良素子およびその代替素子の位
置に応じてチツプ毎に異るマスクを製造する必要が無い
ため、（Ｂ）および（Ｃ）の方式の場合に比較して、非
常に経済的にＬＳＩメモリを実現することが可能である
。また、配線をセル内配線とセル間配線に分ける必要も
ないので、（Ｂ）およびＯの方式に比較して工程数が少
なく、歩留りおよび経済性の面で優れている。本発明に
よるＬＳＩの実施例の構成の概要を、第１図に従つて説
明すると、本実施例のＬＳＩメモリは、主記憶素子配列
３１と、Ｘ予備記憶素子配列３２およびＹ予備記憶素子
配列３３、からなる予備記憶素子配列とを有し、主記憶
素子配列に対するデコーダとしてＸ主デコーダ３４およ
びＹ主デコーダ３５を、予備記憶素子配列に対してＸ予
備デコーダ３６およびＹ予備デコーダ３７をそれぞれ備
える。
置を使用した場合は、不良素子およびその代替素子の位
置に応じてチツプ毎に異るマスクを製造する必要が無い
ため、（Ｂ）および（Ｃ）の方式の場合に比較して、非
常に経済的にＬＳＩメモリを実現することが可能である
。また、配線をセル内配線とセル間配線に分ける必要も
ないので、（Ｂ）およびＯの方式に比較して工程数が少
なく、歩留りおよび経済性の面で優れている。本発明に
よるＬＳＩの実施例の構成の概要を、第１図に従つて説
明すると、本実施例のＬＳＩメモリは、主記憶素子配列
３１と、Ｘ予備記憶素子配列３２およびＹ予備記憶素子
配列３３、からなる予備記憶素子配列とを有し、主記憶
素子配列に対するデコーダとしてＸ主デコーダ３４およ
びＹ主デコーダ３５を、予備記憶素子配列に対してＸ予
備デコーダ３６およびＹ予備デコーダ３７をそれぞれ備
える。
さらに従来の集積回路記憶装置と同様に列セレクタ４０
および入出力制御装置４１等を備えるほか、制御用記憶
装置３８および記憶素子配列切換装置３９を有する。次
に、本実施例のＬＳＩメモリの動作の概略をやはり第１
図を用いて説明する。
および入出力制御装置４１等を備えるほか、制御用記憶
装置３８および記憶素子配列切換装置３９を有する。次
に、本実施例のＬＳＩメモリの動作の概略をやはり第１
図を用いて説明する。
外部から与えられたＸアドレス信号５１およびＹアドレ
ス信号５２は、それぞれＸ主デコーダ３４およびＹ主デ
コーダ３５に導びかれる。また、Ｘアドレス信号５１は
２つの部分に分けられ、一方はＸ予備デコーダ３６に与
えられ、他方は制御用記憶装置３８に与えられる。Ｙア
ドレス信号５２も同様に二分され、Ｙ予備デコーダ３７
および制御用記憶装置３８に与えられる。制御用憶装置
３８からは与えられたＸアドレス信号５１およびＹアド
レス信号５２の双方の一部分に対応した制御用記憶の内
容が読み出され、記憶素子配列切換装置３９に対する切
換制御信号５４を生ずる。記憶素子配列切換装置３９は
、切換制御信号５４が主記憶素子配列３１を使用するよ
う指示している場合は、Ｘ主デコーダ３４およびＹ主デ
コーダ３５を動作可能としＸ予備デコーダ３６およびＹ
予備デコーダ３７を動作不能とする切換信号５５を発生
し、切換制御信号５４がＸ予備記憶素子配列３２を使用
するよう指示している場合は、Ｘ予備デコーダ３６およ
びＹ主デコーダ３５を動作可能としＸ主デコーダ３４お
よびＹ予備デコーダ３７を動作不能とする切換信号５５
を発生する。また、切換制御信号５４がＹ予備記憶素子
配列３３を使用するよう指示している場合も同様に、Ｘ
主デコーダ３４およびＹ予備デコーダ３７が動作可能と
され、Ｘ予備デコーダ３６およびＹ主デコーダ３５が動
作不能とされる。以上により、外部から与えられたＸア
ドレス信号５１およびＹアドレス信号５２と、これらの
アドレスに対応する制御用記憶装置３８の記憶内容とに
よつて、主記憶素子配列３１内の記憶素子またはその代
替として割当てられたＸ予備記憶素子配列３２もしくは
Ｙ予備記憶素子配列３３のいずれかの記憶素子が選択さ
れることになる。
ス信号５２は、それぞれＸ主デコーダ３４およびＹ主デ
コーダ３５に導びかれる。また、Ｘアドレス信号５１は
２つの部分に分けられ、一方はＸ予備デコーダ３６に与
えられ、他方は制御用記憶装置３８に与えられる。Ｙア
ドレス信号５２も同様に二分され、Ｙ予備デコーダ３７
および制御用記憶装置３８に与えられる。制御用憶装置
３８からは与えられたＸアドレス信号５１およびＹアド
レス信号５２の双方の一部分に対応した制御用記憶の内
容が読み出され、記憶素子配列切換装置３９に対する切
換制御信号５４を生ずる。記憶素子配列切換装置３９は
、切換制御信号５４が主記憶素子配列３１を使用するよ
う指示している場合は、Ｘ主デコーダ３４およびＹ主デ
コーダ３５を動作可能としＸ予備デコーダ３６およびＹ
予備デコーダ３７を動作不能とする切換信号５５を発生
し、切換制御信号５４がＸ予備記憶素子配列３２を使用
するよう指示している場合は、Ｘ予備デコーダ３６およ
びＹ主デコーダ３５を動作可能としＸ主デコーダ３４お
よびＹ予備デコーダ３７を動作不能とする切換信号５５
を発生する。また、切換制御信号５４がＹ予備記憶素子
配列３３を使用するよう指示している場合も同様に、Ｘ
主デコーダ３４およびＹ予備デコーダ３７が動作可能と
され、Ｘ予備デコーダ３６およびＹ主デコーダ３５が動
作不能とされる。以上により、外部から与えられたＸア
ドレス信号５１およびＹアドレス信号５２と、これらの
アドレスに対応する制御用記憶装置３８の記憶内容とに
よつて、主記憶素子配列３１内の記憶素子またはその代
替として割当てられたＸ予備記憶素子配列３２もしくは
Ｙ予備記憶素子配列３３のいずれかの記憶素子が選択さ
れることになる。
それ以後は従来の半導体集積回路記憶装置における動作
と同様に、選択された記憶素子に対して列セレクタ４０
、入出力制御装置４１を介して、外部からの指令に従つ
て書込み又は読出しの操作がなされる。本実施例の動作
の更に詳しく説明を第２図〜第４図を参照して説明する
。
と同様に、選択された記憶素子に対して列セレクタ４０
、入出力制御装置４１を介して、外部からの指令に従つ
て書込み又は読出しの操作がなされる。本実施例の動作
の更に詳しく説明を第２図〜第４図を参照して説明する
。
第２図を参照すると、主記憶素子配列３１、Ｘ予備記憶
素子配列３２およびＹ予備記憶素子配列３３は、２×２
ビツトの領域６１に分割されており、代替素子の割当て
は、この領域を単位としておこなわれる。すなわち、例
えば領域６２内に１ビツトでも不良の記憶素子７１が存
在する場合、例えば領域６３を領域６２の全体の代替と
して割当てる。この場合、領域６３内の全ての記憶素子
が良品であることが前提となる。同様に、本実施例では
不良記憶素子を含む領域６４の代替として領域６５が割
当てられ、他には、主記憶素子配列３１内に不良な記憶
素子は無いものとする。なお、代替として割当てられな
い予備領域６６内には、不良な記憶素子７２が存在して
も良い。本実施例の場合、制御用記憶装置３８は、第３
図に示すように、主記憶素子配列３１の１つの領域６１
につき３ビツトずつの記憶容量をもち、通の半導体集積
回路記憶装置と同様に、デコーダ８１、列セレクタ８２
、読み出し装置８３および書込み装置８４を備えている
。
素子配列３２およびＹ予備記憶素子配列３３は、２×２
ビツトの領域６１に分割されており、代替素子の割当て
は、この領域を単位としておこなわれる。すなわち、例
えば領域６２内に１ビツトでも不良の記憶素子７１が存
在する場合、例えば領域６３を領域６２の全体の代替と
して割当てる。この場合、領域６３内の全ての記憶素子
が良品であることが前提となる。同様に、本実施例では
不良記憶素子を含む領域６４の代替として領域６５が割
当てられ、他には、主記憶素子配列３１内に不良な記憶
素子は無いものとする。なお、代替として割当てられな
い予備領域６６内には、不良な記憶素子７２が存在して
も良い。本実施例の場合、制御用記憶装置３８は、第３
図に示すように、主記憶素子配列３１の１つの領域６１
につき３ビツトずつの記憶容量をもち、通の半導体集積
回路記憶装置と同様に、デコーダ８１、列セレクタ８２
、読み出し装置８３および書込み装置８４を備えている
。
本実施例の場合の制御用記憶の内容は、第３図に記入さ
れているとおりであり、記憶素子８５，８６，８７は、
それぞれ主記憶素子配列３１内の領域６７，６２，６４
に対応している。本発明では不良素子とその代替素子と
の位置をそれぞれ記憶され差替指定を行なつてもよいが
本実施例のＬＳＩメモリのごとく、代替素子のアドレス
と、おき替えられる不良の素子のアドレスの、Ｘアドレ
ス又はＹアドレスのいずれか一方を一致させしかも記憶
素子配列を領域に分割し、この領域を単位として代替記
憶素子の割当てをおこなうことにより、任意の位置の予
備の記憶素子を不良の素子の代替として割当てる場合、
および１ビツト毎の記憶素子に対して代替記憶素子を割
当てる場合に比較して、制御用記憶装置３８の記憶容量
を少くすることができる。
れているとおりであり、記憶素子８５，８６，８７は、
それぞれ主記憶素子配列３１内の領域６７，６２，６４
に対応している。本発明では不良素子とその代替素子と
の位置をそれぞれ記憶され差替指定を行なつてもよいが
本実施例のＬＳＩメモリのごとく、代替素子のアドレス
と、おき替えられる不良の素子のアドレスの、Ｘアドレ
ス又はＹアドレスのいずれか一方を一致させしかも記憶
素子配列を領域に分割し、この領域を単位として代替記
憶素子の割当てをおこなうことにより、任意の位置の予
備の記憶素子を不良の素子の代替として割当てる場合、
および１ビツト毎の記憶素子に対して代替記憶素子を割
当てる場合に比較して、制御用記憶装置３８の記憶容量
を少くすることができる。
さて、ここで第４図に示される記憶素子配列切換装置３
９の外部切換制御信号５３を全てＯとしておき、第２図
のＸアドレス信号５１として｛ＸＯ＝０，Ｘ１二１，Ｘ
２＝１｝，Ｙアドレス信号５２として｛ＹＯ−０，Ｙ１
＝０，Ｙ２＝０｝が与えられたとする。
９の外部切換制御信号５３を全てＯとしておき、第２図
のＸアドレス信号５１として｛ＸＯ＝０，Ｘ１二１，Ｘ
２＝１｝，Ｙアドレス信号５２として｛ＹＯ−０，Ｙ１
＝０，Ｙ２＝０｝が与えられたとする。
これらのアドレス信号は、主記憶配列３１内の領域６７
の中の記憶素子７３を指定している。信号Ｘｌ，Ｘ２お
よびＹｌ，Ｙ２は、制御用記憶装置３８の第３図に示さ
れるデコーダ８１にも与えられ、列セレクタ８２、読出
し装置８３を介して記憶素子８５が読出され、切換制御
信号５４として｛ＳＯ＝０，Ｓ１＝０，Ｓ２二Ｏ｝が得
られる。第４図に示される記憶素子配列切換装置３９は
、この切換制御信号５４によつて、切換信号５５として
、｛Ｄｘ−１，ＤＹ−１，Ｄ０１−０，Ｄ０２−０ツＤ
ｌＯＯ，Ｄ２Ｏ＝Ｏ｝を出力し、信号Ｄｘ，Ｄｙによつ
第２図に示されるＸ主デコーダ３４，Ｙ主デコーダ３５
が動作可能となり、記憶素子７３が選択され、書込みま
たは読出しの操作がなされる。
の中の記憶素子７３を指定している。信号Ｘｌ，Ｘ２お
よびＹｌ，Ｙ２は、制御用記憶装置３８の第３図に示さ
れるデコーダ８１にも与えられ、列セレクタ８２、読出
し装置８３を介して記憶素子８５が読出され、切換制御
信号５４として｛ＳＯ＝０，Ｓ１＝０，Ｓ２二Ｏ｝が得
られる。第４図に示される記憶素子配列切換装置３９は
、この切換制御信号５４によつて、切換信号５５として
、｛Ｄｘ−１，ＤＹ−１，Ｄ０１−０，Ｄ０２−０ツＤ
ｌＯＯ，Ｄ２Ｏ＝Ｏ｝を出力し、信号Ｄｘ，Ｄｙによつ
第２図に示されるＸ主デコーダ３４，Ｙ主デコーダ３５
が動作可能となり、記憶素子７３が選択され、書込みま
たは読出しの操作がなされる。
また、信号ＤＯｌ７ＤＯ２ＦＤｌＯ７Ｄ２Ｏによつて、
Ｘ予備デコーダ、Ｙ予備デコーダは動作不能とされ、Ｘ
予備記憶素子配列３２，Ｙ予備記憶素子配列３３内の記
憶素子は選択されない。次に、Ｘアドレス信号５１とし
て｛ＸＯ＝１，Ｘ１＝１，Ｘ２＝０｝Ｙアドレス信号５
２として｛ＹＯ−０，Ｙ１−１，Ｙ７−０｝が与えられ
たとする。これらのアドレス信号は、不良な記憶素子７
１を指定している。この場合は、信号Ｘｌ，Ｘ２および
Ｙｌ，Ｙ２により、制御用記憶装置３８の記憶素子８６
の内容が読出され、切換制御信号５４として、｛ＳＯ−
０，Ｓ１＝１，Ｓ２＝０｝が得られ、切換信号５５とし
て、｛Ｄｘ−ＯラＤｙＯｌアＤＯｌ：０２Ｄ０２：ＬＤ
ｌＯＯＯツＤ２Ｏ＝０｝が発生される。信号Ｄ。２，Ｄ
，によつて、Ｘ予備記憶配列３２の中の記憶素子７４が
選択されｒ信号ＤｘラＤＯｌ７ＤｌＯラＤ２Ｏによ０て
ｌ主記憶素子配列３１，Ｙ予備記憶素子配列３３内の記
憶素子は選択されない。
Ｘ予備デコーダ、Ｙ予備デコーダは動作不能とされ、Ｘ
予備記憶素子配列３２，Ｙ予備記憶素子配列３３内の記
憶素子は選択されない。次に、Ｘアドレス信号５１とし
て｛ＸＯ＝１，Ｘ１＝１，Ｘ２＝０｝Ｙアドレス信号５
２として｛ＹＯ−０，Ｙ１−１，Ｙ７−０｝が与えられ
たとする。これらのアドレス信号は、不良な記憶素子７
１を指定している。この場合は、信号Ｘｌ，Ｘ２および
Ｙｌ，Ｙ２により、制御用記憶装置３８の記憶素子８６
の内容が読出され、切換制御信号５４として、｛ＳＯ−
０，Ｓ１＝１，Ｓ２＝０｝が得られ、切換信号５５とし
て、｛Ｄｘ−ＯラＤｙＯｌアＤＯｌ：０２Ｄ０２：ＬＤ
ｌＯＯＯツＤ２Ｏ＝０｝が発生される。信号Ｄ。２，Ｄ
，によつて、Ｘ予備記憶配列３２の中の記憶素子７４が
選択されｒ信号ＤｘラＤＯｌ７ＤｌＯラＤ２Ｏによ０て
ｌ主記憶素子配列３１，Ｙ予備記憶素子配列３３内の記
憶素子は選択されない。
以上のようにして、不良な記憶素子７１の代替として良
品の記憶素子７４が使用されることになる。同様にして
、領域６４内の素子がアドレス信号５１および５２によ
つて指定された場合は、制御用記憶装置３８の記憶素子
８７の内容が読出され、領域６５内の対応する記憶素子
が選択される。本実施例における代替領域の位置と、切
換制御信号｛ＳＯ，Ｓｌ，Ｓ２｝および切換制御信号に
対応して発生される切換信号｛Ｄｘ，Ｄ，，ＤＯｌ，Ｄ
Ｏ２，ＤｌＯ，Ｄ２Ｏの関係を第１表に示す。
品の記憶素子７４が使用されることになる。同様にして
、領域６４内の素子がアドレス信号５１および５２によ
つて指定された場合は、制御用記憶装置３８の記憶素子
８７の内容が読出され、領域６５内の対応する記憶素子
が選択される。本実施例における代替領域の位置と、切
換制御信号｛ＳＯ，Ｓｌ，Ｓ２｝および切換制御信号に
対応して発生される切換信号｛Ｄｘ，Ｄ，，ＤＯｌ，Ｄ
Ｏ２，ＤｌＯ，Ｄ２Ｏの関係を第１表に示す。
次に、本実施例のＬＳＩメモリの、各記憶素子の電気的
特性の検査手順を、第２図、第３図および第４図を用い
て説明する。最初に、制御用記憶装置３８の記憶内容を
全てＯにし、第４図の外部切換制御信号５３も全てＯに
する。これによつて、Ｘアドレス信号５１およびＹアド
レス信号５２を順次切換えることにより、主記憶素子配
列３１内の全ての記憶素子が選択可能となり、検査をす
ることができる。次に、外部切換制御信号５３を、｛Ｅ
Ｏ＝１，Ｅ１＝０，Ｅ２＝Ｏ｝とすれば、切換信号５５
は、｛Ｄｘ＝０，Ｄ，＝１，Ｄ０１−０，Ｄ０２二０，
Ｄ１０＝０，Ｄ２０二０｝となり、Ｘ予備記憶素子配列
３２の左半分の領域内の全ての記憶素子が、Ｘアドレス
信号５１およびＹアドレス部切換制御信号５３を順次切
換えることにより、Ｘ予備記憶素子配列３２およびＹ予
備記憶素子配列３３内の全ての記憶素子の検査をおこな
うことができる。次に、制御用記憶装置３８に、代替領
域の位置の情報を書き込む手順を第３図を用いて述べる
。
特性の検査手順を、第２図、第３図および第４図を用い
て説明する。最初に、制御用記憶装置３８の記憶内容を
全てＯにし、第４図の外部切換制御信号５３も全てＯに
する。これによつて、Ｘアドレス信号５１およびＹアド
レス信号５２を順次切換えることにより、主記憶素子配
列３１内の全ての記憶素子が選択可能となり、検査をす
ることができる。次に、外部切換制御信号５３を、｛Ｅ
Ｏ＝１，Ｅ１＝０，Ｅ２＝Ｏ｝とすれば、切換信号５５
は、｛Ｄｘ＝０，Ｄ，＝１，Ｄ０１−０，Ｄ０２二０，
Ｄ１０＝０，Ｄ２０二０｝となり、Ｘ予備記憶素子配列
３２の左半分の領域内の全ての記憶素子が、Ｘアドレス
信号５１およびＹアドレス部切換制御信号５３を順次切
換えることにより、Ｘ予備記憶素子配列３２およびＹ予
備記憶素子配列３３内の全ての記憶素子の検査をおこな
うことができる。次に、制御用記憶装置３８に、代替領
域の位置の情報を書き込む手順を第３図を用いて述べる
。
Ｘアドレス信号５１のうちのＸｌ，Ｘ２およびＹアドレ
ス信号５２のうちのＹｌ，Ｙ２によつて制御用記憶装置
内の１を書き込むべきビツトを含む３ビツトを選択し、
書き込み制御信号５６のＷ。，Ｗｌ，Ｗ２に、書き込む
べきビツトパタン、すなわち、第１表に示される切換制
御信号Ｓ。，Ｓｌ，Ｓ２の値に対応する値を与えること
により、制御用記憶装置３８に、代替領域の位置を書き
込むことがでなお、本実施例では、制御用記憶装置３８
を、通常の半導体記憶素子で構成し、ＬＳＩメモリ全体
を１枚のチツプ上に実現するものとして説明したが、制
御用記憶装置３８を、ＬＳＩメモリを構成する他の回路
とは別のチツプ上に実現することも可能である。また、
制御用記憶装置３８を、電気的書込み可能な読出し専用
記憶装置を用いて構成することも可能である。次に、本
発明の有効性を示すために、他の実施例を第５図を参照
して説明する。
ス信号５２のうちのＹｌ，Ｙ２によつて制御用記憶装置
内の１を書き込むべきビツトを含む３ビツトを選択し、
書き込み制御信号５６のＷ。，Ｗｌ，Ｗ２に、書き込む
べきビツトパタン、すなわち、第１表に示される切換制
御信号Ｓ。，Ｓｌ，Ｓ２の値に対応する値を与えること
により、制御用記憶装置３８に、代替領域の位置を書き
込むことがでなお、本実施例では、制御用記憶装置３８
を、通常の半導体記憶素子で構成し、ＬＳＩメモリ全体
を１枚のチツプ上に実現するものとして説明したが、制
御用記憶装置３８を、ＬＳＩメモリを構成する他の回路
とは別のチツプ上に実現することも可能である。また、
制御用記憶装置３８を、電気的書込み可能な読出し専用
記憶装置を用いて構成することも可能である。次に、本
発明の有効性を示すために、他の実施例を第５図を参照
して説明する。
本実施例では、主記憶素子配列１３１は、縦方向３２行
、横方向３２列、合計１０２４個の領域１６１に分割さ
れ、Ｘ予備記憶素子配列１３２は、縦３２行、横２列、
合計６４個、Ｙ予備記憶素子配列１３３は、縦２行、横
３２列、合計６４個の領域に分割されている。代替素子
の割当ては、この領域を単位としておこなわれる。１つ
の領域は、縦３２行、横３２列、合計１０２４個の記憶
素子から構成されている。
、横方向３２列、合計１０２４個の領域１６１に分割さ
れ、Ｘ予備記憶素子配列１３２は、縦３２行、横２列、
合計６４個、Ｙ予備記憶素子配列１３３は、縦２行、横
３２列、合計６４個の領域に分割されている。代替素子
の割当ては、この領域を単位としておこなわれる。１つ
の領域は、縦３２行、横３２列、合計１０２４個の記憶
素子から構成されている。
すなわち、１つの領域１６１は、１０２４ビツトの記憶
容量をもち、このＬＳＩメモリ全体で、１０４８５７６
ビツトの容量をもつ。ここで、現在の製造技術によつて
、１０２４ビツトの記憶装置の良品率ｐが、ｐ＝０．９
となるような素子寸法、配置等の設計の場合、（．Ａ）
の方式、すなわち、固定配線方式によつて本実施例のＬ
Ｓメモリを製造したとすれば、１つのＬＳＩメモリの良
品率Ｐは、Ｐ二ＰｌＯ２４＝＋＝１０−４７となり、実
現できない。
容量をもち、このＬＳＩメモリ全体で、１０４８５７６
ビツトの容量をもつ。ここで、現在の製造技術によつて
、１０２４ビツトの記憶装置の良品率ｐが、ｐ＝０．９
となるような素子寸法、配置等の設計の場合、（．Ａ）
の方式、すなわち、固定配線方式によつて本実施例のＬ
Ｓメモリを製造したとすれば、１つのＬＳＩメモリの良
品率Ｐは、Ｐ二ＰｌＯ２４＝＋＝１０−４７となり、実
現できない。
次に、本発明によるＬＳメモリの良品率をを、前記条件
の下で求める。主記憶素子配列１３１の１０２４個の領
域のうち、不良素子を含む領域の数は、平均して１０２
４×（１−Ｐ）＋１０３（個）である。また、Ｘ予備記
憶素子配列１３２、Ｙ予備記憶素子配列１３３内の良品
の領域の数は３２Ｘ２Ｘ２×ｐ＋１１５（個）である。
の下で求める。主記憶素子配列１３１の１０２４個の領
域のうち、不良素子を含む領域の数は、平均して１０２
４×（１−Ｐ）＋１０３（個）である。また、Ｘ予備記
憶素子配列１３２、Ｙ予備記憶素子配列１３３内の良品
の領域の数は３２Ｘ２Ｘ２×ｐ＋１１５（個）である。
ここで、不良な領域が、チツプ内で一様に分布していれ
ば、主記憶配列１３１内の、全ての不良な領域に対して
、Ｘ予備記憶素子配列１３２またはＹ予備記憶素子配列
１３３のいずれかに、代替領域を割当てることができる
。しかも、通常の製造工程によれば、不良な領域の分布
は一様であることが期待できる。本実施例の場合、制御
用記憶装置１３８の記憶容量は、３０７２ビツトであり
、制御用記憶装置１３８の良品率が本実施例のＬＳＩメ
モリ製造の良品率を下げる大きな要因となることはない
。主記憶素子配列１３１．Ｘ予備記憶素子配列１３２お
よびＹ予備記憶素子配列１３３内の１ビツトの記憶素子
を３０１ｔｍ×３０μｍの寸法で設計すれば、本実施例
のＬＳＩメモリは６ｃｍ×６？のウエーハの上に実現す
ることができる。前記の二つの実施例に於ては、Ｘ予備
記憶素子配列とＹ予備記憶素子配列として、等しい記憶
容量の配列を用いたが、一方の記憶容量を他方より小さ
くすることも、一方を完全に省いてしまうことも可能で
ある。
ば、主記憶配列１３１内の、全ての不良な領域に対して
、Ｘ予備記憶素子配列１３２またはＹ予備記憶素子配列
１３３のいずれかに、代替領域を割当てることができる
。しかも、通常の製造工程によれば、不良な領域の分布
は一様であることが期待できる。本実施例の場合、制御
用記憶装置１３８の記憶容量は、３０７２ビツトであり
、制御用記憶装置１３８の良品率が本実施例のＬＳＩメ
モリ製造の良品率を下げる大きな要因となることはない
。主記憶素子配列１３１．Ｘ予備記憶素子配列１３２お
よびＹ予備記憶素子配列１３３内の１ビツトの記憶素子
を３０１ｔｍ×３０μｍの寸法で設計すれば、本実施例
のＬＳＩメモリは６ｃｍ×６？のウエーハの上に実現す
ることができる。前記の二つの実施例に於ては、Ｘ予備
記憶素子配列とＹ予備記憶素子配列として、等しい記憶
容量の配列を用いたが、一方の記憶容量を他方より小さ
くすることも、一方を完全に省いてしまうことも可能で
ある。
また、入力アドレス信号として、Ｘアドレス信号および
Ｙアドレス信号の２次元選択方式を用いたが、１次元ア
ドレス方式とすることも、３次元アドレス方式とするこ
とも可能である。以上の説明から明らかなように、本発
明を利用することにより、不良素子を含んでいても、固
定パタンにより経済的に非常に大規模なＬＳＩメモリを
製造することができる。
Ｙアドレス信号の２次元選択方式を用いたが、１次元ア
ドレス方式とすることも、３次元アドレス方式とするこ
とも可能である。以上の説明から明らかなように、本発
明を利用することにより、不良素子を含んでいても、固
定パタンにより経済的に非常に大規模なＬＳＩメモリを
製造することができる。
本発明をその良好な実施例を参照して具体的に図示して
記述してきたが、この方面の専門家であれば、本発明の
精神および範囲から逸脱することなく細部の変更をなし
得ることももちろんである。
記述してきたが、この方面の専門家であれば、本発明の
精神および範囲から逸脱することなく細部の変更をなし
得ることももちろんである。
第１図は本発明の一実施例の構成を示すプロツク図。
第２図、第３図、第４図は本発明の一実施例を詳しく説
明するための図、第５図は、本発明の他の実施例を示す
図である。図中の符号は、３１，１３１：主記憶素子配
列、３２，１３２：Ｘ予備記憶素子配列、３３，１３３
：Ｙ予備記憶素子配列、３４：Ｘ主デコーダ、３５：Ｙ
主デコーダ、３６：Ｘ予備デコーダ、３７：Ｙ予備デコ
ーダ、３８，１３８：制御用記憶装置、３９：記憶素子
配列切換装置、４０：列セレクタ、４１：入出力制御装
置、５１：Ｘアドレス信号、５２：Ｙアドレス信号、５
３：外部切換制御信号、５４：切換制御信号、５５：切
換信号、５６：書き込み制御信号、６１，６２，６３，
６４，６５，６６，６７，１６１：単位領域、７１，７
２：不良記憶素子、７３，７４：良品記憶素子、８１：
デコーダ、８２：列セレクタ、８３：読出し装置、８４
：書き込み装置、８５，８６，８７：制御用記憶素子。
明するための図、第５図は、本発明の他の実施例を示す
図である。図中の符号は、３１，１３１：主記憶素子配
列、３２，１３２：Ｘ予備記憶素子配列、３３，１３３
：Ｙ予備記憶素子配列、３４：Ｘ主デコーダ、３５：Ｙ
主デコーダ、３６：Ｘ予備デコーダ、３７：Ｙ予備デコ
ーダ、３８，１３８：制御用記憶装置、３９：記憶素子
配列切換装置、４０：列セレクタ、４１：入出力制御装
置、５１：Ｘアドレス信号、５２：Ｙアドレス信号、５
３：外部切換制御信号、５４：切換制御信号、５５：切
換信号、５６：書き込み制御信号、６１，６２，６３，
６４，６５，６６，６７，１６１：単位領域、７１，７
２：不良記憶素子、７３，７４：良品記憶素子、８１：
デコーダ、８２：列セレクタ、８３：読出し装置、８４
：書き込み装置、８５，８６，８７：制御用記憶素子。
Claims (1)
- １ 主記憶素子の配列の中の不良な記憶素子の代替とし
て用いられる予備記憶素子の配列と、前記主記憶素子の
配列内の不良な素子を含む領域の位置および前記不良な
素子を含む領域の代替として用いられる予備記憶素子の
領域の位置を記憶する制御用記憶装置を備え、与えられ
たアドレス信号と、前記アドレス信号により続み出され
る前記制御用記憶装置の記憶内容によつて、前記アドレ
ス信号で指定される記憶素子の代替の記憶素子を選択す
る半導体集積回路記憶装置において、前記主記憶素子配
列および予備記憶素子配列は２代元行列状に配列されて
おり、該主記憶素子配列の第１の辺と該第１の辺に隣接
しかつ該第１の辺と直交する第２の辺に沿つてそれぞれ
前記予備記憶素子配列を設け、前記主記憶素子配列内の
不良な素子を含む領域に対し、前記行方向に設けた予備
記憶素子配列と列方向に設けた予備記憶素子配列のどち
らからでも代替領域を選択できるようにしたことを特徴
とする半導体集積回路記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50038710A JPS5928055B2 (ja) | 1975-03-31 | 1975-03-31 | 大規模半導体集積回路記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50038710A JPS5928055B2 (ja) | 1975-03-31 | 1975-03-31 | 大規模半導体集積回路記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51113580A JPS51113580A (en) | 1976-10-06 |
| JPS5928055B2 true JPS5928055B2 (ja) | 1984-07-10 |
Family
ID=12532861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50038710A Expired JPS5928055B2 (ja) | 1975-03-31 | 1975-03-31 | 大規模半導体集積回路記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150193U (ja) * | 1986-03-18 | 1987-09-22 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207654A (ja) * | 1982-05-28 | 1983-12-03 | Nippon Telegr & Teleph Corp <Ntt> | 機能モジユ−ルの接続方法およびその接続指定信号生成回路 |
-
1975
- 1975-03-31 JP JP50038710A patent/JPS5928055B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150193U (ja) * | 1986-03-18 | 1987-09-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51113580A (en) | 1976-10-06 |
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