JPS63239852A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63239852A JPS63239852A JP62306457A JP30645787A JPS63239852A JP S63239852 A JPS63239852 A JP S63239852A JP 62306457 A JP62306457 A JP 62306457A JP 30645787 A JP30645787 A JP 30645787A JP S63239852 A JPS63239852 A JP S63239852A
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- Japan
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- bonding
- lead frame
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- 239000010931 gold Substances 0.000 claims description 7
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- 238000000034 method Methods 0.000 description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にそのリードフレームの
Ｉｆ４造に関する。
Ｉｆ４造に関する。
（従来技術およびその問題点）
リードフレームと半導体素子（デツプ）との接続方式は
ワイヤを用いるワイヤボンディング方式と、ワイヤを用
いることなく半導体素子を導体パターン面に直接固着す
るワイヤレスボンディング方式とに大別される。
ワイヤを用いるワイヤボンディング方式と、ワイヤを用
いることなく半導体素子を導体パターン面に直接固着す
るワイヤレスボンディング方式とに大別される。
これらのうち゛ワイヤボンディング方式は、第９図に示
すようなリードフレームのダイパッド１に、第１０図に
示す如くチップ２を熱圧着によりあるいは導電性接着剤
等により固着し、このチップ２のボンディングパッドと
リードフレームのインチ−リード３の先端とを金線等を
用いて電気的に接続するもので、１本ずつ接続するため
ボンディングに要する時間が長く信頼性の面でも問題が
あった。
すようなリードフレームのダイパッド１に、第１０図に
示す如くチップ２を熱圧着によりあるいは導電性接着剤
等により固着し、このチップ２のボンディングパッドと
リードフレームのインチ−リード３の先端とを金線等を
用いて電気的に接続するもので、１本ずつ接続するため
ボンディングに要する時間が長く信頼性の面でも問題が
あった。
また、ワイヤレスボンディング方式にもいろいろな方式
があるが、その代表的なものの１つに、第１１図に示す
如く、高価なポリイミドテープに銅箔を貼り付けてその
後エツチングして成るＴＡＢ（タブ： Ｔａｏｅ Ａｕ
ｔｏＩｌａｔｅｄ Ｂｏｎｄｉｎｇ）用パターンを前も
って作っておき、このパターンの先端のバンプ５ａをチ
ップ６のボンディングパッド６ａに接続し、続いてパタ
ーン５の他端をパッドのないリードフレームのインナー
リード７の先端に接続することによりチップ６とインナ
ーリード７とを電気的に接続するダンプ式ボンディング
方式（バンプ付ＴＡ８方式）がある。
があるが、その代表的なものの１つに、第１１図に示す
如く、高価なポリイミドテープに銅箔を貼り付けてその
後エツチングして成るＴＡＢ（タブ： Ｔａｏｅ Ａｕ
ｔｏＩｌａｔｅｄ Ｂｏｎｄｉｎｇ）用パターンを前も
って作っておき、このパターンの先端のバンプ５ａをチ
ップ６のボンディングパッド６ａに接続し、続いてパタ
ーン５の他端をパッドのないリードフレームのインナー
リード７の先端に接続することによりチップ６とインナ
ーリード７とを電気的に接続するダンプ式ボンディング
方式（バンプ付ＴＡ８方式）がある。
上記ダンプ式ボンディングは、ワイヤボンディングのよ
うに１本づつボンディングするのではなく、チップに全
リードの先端を１度にボンディングすることができるた
め、ボンディング時間の大幅な短縮を図ることができる
が、高価なテープを使用してＴＡＢ用パターンを作らな
ければならず、またＴＡＢ用パターンをチップのボンデ
ィングパッドとインナーリードの先端の２１ａ所で接続
しなければならないため、工程数が多い上、ボンディン
グ不良を生じ易く、これが信頼性低下の原因となってい
た。
うに１本づつボンディングするのではなく、チップに全
リードの先端を１度にボンディングすることができるた
め、ボンディング時間の大幅な短縮を図ることができる
が、高価なテープを使用してＴＡＢ用パターンを作らな
ければならず、またＴＡＢ用パターンをチップのボンデ
ィングパッドとインナーリードの先端の２１ａ所で接続
しなければならないため、工程数が多い上、ボンディン
グ不良を生じ易く、これが信頼性低下の原因となってい
た。
本光明は上記ダンプ式ボンディングにおける問題点を解
決し、製造が容易で信頼性の高い半導体装置を提供する
ことを目的とする。
決し、製造が容易で信頼性の高い半導体装置を提供する
ことを目的とする。
本発明の半導体装置では、リードフレームのインナーリ
ードの先端に一体的に形成され先端にバンプを有する肉
薄のバンプ付パターンを所定位置まで伸長せしめ、この
バンプにより該バンプ付パターンをチップのボンディン
グパッドに直接接合せしめるようにしている。
ードの先端に一体的に形成され先端にバンプを有する肉
薄のバンプ付パターンを所定位置まで伸長せしめ、この
バンプにより該バンプ付パターンをチップのボンディン
グパッドに直接接合せしめるようにしている。
すなわち、リードフレームのインナーリードの先端に、
ダンプ式ボンディング用のバンプ付パターンを一体成形
したため、高価なテープを使用してバンプ付パターンを
作るという工程およびこのパターンの他端をインナーリ
ードの先端に接続する工程等が不用となり、作業性が向
上する。また接ａ箇所を減らすことによりボンディング
の信頼性が向上し、実装が容易で信頼性の高い半導体装
置を提供することが可能となる。
ダンプ式ボンディング用のバンプ付パターンを一体成形
したため、高価なテープを使用してバンプ付パターンを
作るという工程およびこのパターンの他端をインナーリ
ードの先端に接続する工程等が不用となり、作業性が向
上する。また接ａ箇所を減らすことによりボンディング
の信頼性が向上し、実装が容易で信頼性の高い半導体装
置を提供することが可能となる。
［実施例］
以下、本発明の実施例について、図面を参照しつつ、詳
細に説明する。
細に説明する。
第８図は、本発明実施例の半導体装置の要部説明図であ
り、この半導体装置はリードフレームのダイパッド３１
にチップ５０が固着せしめられ、チップ５０のボンディ
ングパッド５０ａとインナーリード４１の先端に伸長す
る肉薄のバンプはパターン４１ａのバンプとが当接する
ように直接接続されてなり、これを樹脂ケース（図示せ
ず）内に封止してなるものである。
り、この半導体装置はリードフレームのダイパッド３１
にチップ５０が固着せしめられ、チップ５０のボンディ
ングパッド５０ａとインナーリード４１の先端に伸長す
る肉薄のバンプはパターン４１ａのバンプとが当接する
ように直接接続されてなり、これを樹脂ケース（図示せ
ず）内に封止してなるものである。
ところで、パッドにチップを載置する場合には、パッド
の上部までバンプ付パターンを伸ばす必要がある。そこ
で、ここでは、第６図及び第７図に示すように、リード
フレームのパッド３１及びサポートバー３２を含むパッ
ド部３０とこのパッド部３０を除くインナーリード４１
、アウターリード４２等の部分４０とをそれぞれ別体形
成する。
の上部までバンプ付パターンを伸ばす必要がある。そこ
で、ここでは、第６図及び第７図に示すように、リード
フレームのパッド３１及びサポートバー３２を含むパッ
ド部３０とこのパッド部３０を除くインナーリード４１
、アウターリード４２等の部分４０とをそれぞれ別体形
成する。
ここで、サポートパー３２及び枠体４３には、パッド部
３０とパッド部３０を除く部分４０とが互いに嵌合し得
るようにそれぞれ凸部３２ａ及び凹部４３ａを形成して
おく。また、インナーリード４１の先端にはバンプ４１
ａ付パターン（第８図）が一体成形されていることはい
うまでもない。
３０とパッド部３０を除く部分４０とが互いに嵌合し得
るようにそれぞれ凸部３２ａ及び凹部４３ａを形成して
おく。また、インナーリード４１の先端にはバンプ４１
ａ付パターン（第８図）が一体成形されていることはい
うまでもない。
そして、このリードフレームへのチップの実装に際して
は、第８図に示したように、まずパッド３１にチップ５
０を固着し、続いてパッド部３０をパッド部を除く部分
４０に嵌装する。また、このときチップ５０のボンディ
ングパッド５０ａとインナーリード４１の先端のバンプ
付パターン４１ａのバンプとが当接するようになってお
り、両名が接続される。
は、第８図に示したように、まずパッド３１にチップ５
０を固着し、続いてパッド部３０をパッド部を除く部分
４０に嵌装する。また、このときチップ５０のボンディ
ングパッド５０ａとインナーリード４１の先端のバンプ
付パターン４１ａのバンプとが当接するようになってお
り、両名が接続される。
又、ここで用いられるようなリードフレームは、次のよ
うにして形成される。
うにして形成される。
第１図は本発明に係る半導体装置用リードフレームの製
造工程中の一実施例を示す平面図で、クワッド（ＱｔＪ
ＡＤ）形のリードフレームに関して示している。
造工程中の一実施例を示す平面図で、クワッド（ＱｔＪ
ＡＤ）形のリードフレームに関して示している。
同図に示すように、まず、リードフレームのアウターリ
ード１０及びインナーリード形成予定部先端１２が臨む
箇所にスリット状の逃げ窓１４をプレス加工によって形
成する。
ード１０及びインナーリード形成予定部先端１２が臨む
箇所にスリット状の逃げ窓１４をプレス加工によって形
成する。
続いて、上記インナーリード形成予定部先端１２をコイ
ニングによって薄く形成する。なお、前記逃げ窓１４は
、コイニングの際に、素材の延びる空間を確保するため
のものである。また、第３図は、コイニング終了後の第
１図におけるＡ−ＡＩ！Ｉｉ面図であり、１６はコイニ
ングによって薄板状に形成された部分である。
ニングによって薄く形成する。なお、前記逃げ窓１４は
、コイニングの際に、素材の延びる空間を確保するため
のものである。また、第３図は、コイニング終了後の第
１図におけるＡ−ＡＩ！Ｉｉ面図であり、１６はコイニ
ングによって薄板状に形成された部分である。
次に、第２図に示すようにリードフレームのインナーリ
ード１８及びバンプ付パターン２０（第４図参照）をエ
ツチングによって形成する。パンブイ」パターン２０は
、前記薄板状に形成された部分１６から斜線で示した部
分２２をエツチングで除去することにより形成され、そ
の先端には凸部（バンプ）２０ａが形成される。
ード１８及びバンプ付パターン２０（第４図参照）をエ
ツチングによって形成する。パンブイ」パターン２０は
、前記薄板状に形成された部分１６から斜線で示した部
分２２をエツチングで除去することにより形成され、そ
の先端には凸部（バンプ）２０ａが形成される。
なお、エツチングによって形成されるインナーリード先
端の最狭間隔と、エツチングされる板厚とは密接な関係
があり、インナーリード先端のバンプのように直接チッ
プのボンディングバラ１−に接続されるものにあっては
、例えばワイヤボンディングの際の金１！ｊ（２５μＴ
ｒＬ）の約３倍程度、すなわち７５μ汎程度の板厚でな
ければならない。
端の最狭間隔と、エツチングされる板厚とは密接な関係
があり、インナーリード先端のバンプのように直接チッ
プのボンディングバラ１−に接続されるものにあっては
、例えばワイヤボンディングの際の金１！ｊ（２５μＴ
ｒＬ）の約３倍程度、すなわち７５μ汎程度の板厚でな
ければならない。
一方、バンプ付パターンを形成するために一般的に使用
されるテープ（ＴＡＢ用銅用銅線、厚さが３５μ汎であ
り、リードフレームの素材の厚さを例えば上記テープの
厚さの２倍（７０μＴ７Ｌ）としても、リードフレーム
としては薄すぎてリードフレームとして使用する場合の
強度が確保できない。
されるテープ（ＴＡＢ用銅用銅線、厚さが３５μ汎であ
り、リードフレームの素材の厚さを例えば上記テープの
厚さの２倍（７０μＴ７Ｌ）としても、リードフレーム
としては薄すぎてリードフレームとして使用する場合の
強度が確保できない。
一般的にリードフレームの素材は、特に多ビンハーフピ
ッチ、ファインピッチ等では１５０μｍ〜２００μｍの
厚さのものを使用しているのが通例である。
ッチ、ファインピッチ等では１５０μｍ〜２００μｍの
厚さのものを使用しているのが通例である。
そこで、本実施例では、前述したようにインナーリード
形成予定部先端１２を予めコイニングによって薄く形成
するようにしている。なお、コイニングに限らず、エツ
チングにより前もって薄く形成するようにしてもよい。
形成予定部先端１２を予めコイニングによって薄く形成
するようにしている。なお、コイニングに限らず、エツ
チングにより前もって薄く形成するようにしてもよい。
この場合は第１図に示したような逃げ窓の形成は不要と
なる。
なる。
以上のようにしてインナーリード先端に一体成形された
バンプ付パターン２０のバンプ２０ａは、金メッキが施
されたのち、従来から使用されているチップのボンディ
ングパッドに直接接続される。
バンプ付パターン２０のバンプ２０ａは、金メッキが施
されたのち、従来から使用されているチップのボンディ
ングパッドに直接接続される。
なお、バンプ２０ａに金メッキを施す代わりにチップの
ボンディングパッドに金メッキを施しておくようにして
もよい。また、第５図に示すようにバンプ付パターン２
１のパン１２１ａをシャープに形成し、このパン１２１
ａを楔のように押し込むことによって接続するようにし
てもよい。
ボンディングパッドに金メッキを施しておくようにして
もよい。また、第５図に示すようにバンプ付パターン２
１のパン１２１ａをシャープに形成し、このパン１２１
ａを楔のように押し込むことによって接続するようにし
てもよい。
また、上記ダンプ式ボンディングを行なう際には、パッ
ド２４（第２図参照〉は取り除かれている。したがって
、前記スリット状の逃げ窓を形成覆る際に、パッド形成
予定部分もプレス加工によって予め取り除くようにして
もよい。
ド２４（第２図参照〉は取り除かれている。したがって
、前記スリット状の逃げ窓を形成覆る際に、パッド形成
予定部分もプレス加工によって予め取り除くようにして
もよい。
〔発明の効果）
以上説明したように本発明によれば、半導体装置用リー
ドフレームのインナーリード先端にダンプ式ボンディン
グ用のバンプ付パターンを一体成形するようにしたため
、リードフレーム製造工程とは別にバンプ付パターンを
作る工程、このバンプ付パターンをインナーリード先端
に接続するための工程を省略することができる。また、
従来は接続箇所がバンプ付パターンのバンプとチップ、
バンプ付パターンとインナーリードの２箇所であったの
に対し、本発明ではバンプとチップの１箇所で済み、接
続箇所が少ない分だけボンディングの信頼性の向上を図
ることができる。
ドフレームのインナーリード先端にダンプ式ボンディン
グ用のバンプ付パターンを一体成形するようにしたため
、リードフレーム製造工程とは別にバンプ付パターンを
作る工程、このバンプ付パターンをインナーリード先端
に接続するための工程を省略することができる。また、
従来は接続箇所がバンプ付パターンのバンプとチップ、
バンプ付パターンとインナーリードの２箇所であったの
に対し、本発明ではバンプとチップの１箇所で済み、接
続箇所が少ない分だけボンディングの信頼性の向上を図
ることができる。
更に、微細加工の少ないアウターリードはプレス加工に
よって形成し、微細加工を有するインナーリード、バン
プ等はエツチングによって形成するようにしたため、エ
ツチングのみによる場合に比べてエツチング液の劣イヒ
が遅く、またスクラップ回収量が大きいため、製造コス
トを安くすることができる。更にまた、アウターリード
をプレス加工によって形成するため、通常エツチングで
発生する可能性のある即ち上下両面よりエツチングする
ために発生するミスマツチ（ピッチずれ）がなく、信頼
性の几いアウターリードを形成することができ、またア
ウターリードの形状はピン数が同じであればパターンは
ほぼ同一であるため、同一のアウターリード形成用金型
で、インナーリード部はエツチングで対応するため多品
種のリードフレームに対処することができるという効果
がある。
よって形成し、微細加工を有するインナーリード、バン
プ等はエツチングによって形成するようにしたため、エ
ツチングのみによる場合に比べてエツチング液の劣イヒ
が遅く、またスクラップ回収量が大きいため、製造コス
トを安くすることができる。更にまた、アウターリード
をプレス加工によって形成するため、通常エツチングで
発生する可能性のある即ち上下両面よりエツチングする
ために発生するミスマツチ（ピッチずれ）がなく、信頼
性の几いアウターリードを形成することができ、またア
ウターリードの形状はピン数が同じであればパターンは
ほぼ同一であるため、同一のアウターリード形成用金型
で、インナーリード部はエツチングで対応するため多品
種のリードフレームに対処することができるという効果
がある。
第１図は本発明に係る半導体装置用リードフレームの製
造工程中の一実施例を示す平面図、第２図は第１図のリ
ードフレームから更にインナーリード及びバンプ付パタ
ーンを形成した後の平面図、第３図は第１図のＡ−Ａｌ
ｌｉ面図、第４図は第１図のインナーリード先端部分の
側面拡大図、第５図は他のインナーリード先端部分の一
例を示す側面拡大図、第６図は木光明のリードフレーム
のパッド部を示す斜視図、第７図は第６図のパッド部を
除くリードフレームの平面図、第８図は第６図及び第７
図に示すリードフレームを用いた本発明実施例の半導体
装置を示す図、第９図は従来のリードフレームの一例を
示す平面図、第１０図はワイヤボンディングの説明図、
第１１図は従来のダンプ式ボンディングの説明図である
。 １０・・・アウターリード、１２・・・インナーリード
形成予定部先端、１４・・・逃げ窓、１６・・・薄板状
に形成された部分、１８・・・インナーリード、２０゜
２１・・・バンプ付パターン、２０ａ、２１ａ・・・凸
部（バンプ）。 第２図 第３図 第５図 第６図 第７図 第８図
造工程中の一実施例を示す平面図、第２図は第１図のリ
ードフレームから更にインナーリード及びバンプ付パタ
ーンを形成した後の平面図、第３図は第１図のＡ−Ａｌ
ｌｉ面図、第４図は第１図のインナーリード先端部分の
側面拡大図、第５図は他のインナーリード先端部分の一
例を示す側面拡大図、第６図は木光明のリードフレーム
のパッド部を示す斜視図、第７図は第６図のパッド部を
除くリードフレームの平面図、第８図は第６図及び第７
図に示すリードフレームを用いた本発明実施例の半導体
装置を示す図、第９図は従来のリードフレームの一例を
示す平面図、第１０図はワイヤボンディングの説明図、
第１１図は従来のダンプ式ボンディングの説明図である
。 １０・・・アウターリード、１２・・・インナーリード
形成予定部先端、１４・・・逃げ窓、１６・・・薄板状
に形成された部分、１８・・・インナーリード、２０゜
２１・・・バンプ付パターン、２０ａ、２１ａ・・・凸
部（バンプ）。 第２図 第３図 第５図 第６図 第７図 第８図
Claims (3)
- （１）リードフレーム上に半導体素子を接続してなる半
導体装置において、 前記リードフレームはインナーリードの先端に一体的に
形成されかつ先端にバンプを有し半導体素子のボンディ
ングパッド上まで伸長する肉薄のバンプ付パターンを具
備してなり、 該バンプ付パターンをバンプにより前記半導体素子のボ
ンディングパッドに直接接合してなることを特徴とする
半導体装置。 - （２）前記バンプは表面を金メッキ層で被覆せしめられ
てなることを特徴とする特許請求の範囲第（１）項記載
の半導体装置。 - （３）前記ボンディングパッドは金メッキ層で被覆せし
められると共に 前記バンプは断面がくさび状をなしており、前記バンプ
の先端が前記金メッキ層内に圧入せしめられてなること
を特徴とする特許請求の範囲第（１）項記載の半導体装
置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306457A JPS63239852A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306457A JPS63239852A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19756286A Division JPS6353959A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置用リ−ドフレ−ム及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239852A true JPS63239852A (ja) | 1988-10-05 |
Family
ID=17957237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306457A Pending JPS63239852A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63239852A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02303056A (ja) * | 1989-05-17 | 1990-12-17 | Mitsubishi Electric Corp | 半導体集積回路の製造方法 |
| KR980012371A (ko) * | 1996-07-16 | 1998-04-30 | 사와무라 시꼬 | 반도체 집적회로에 내부리드의 무범프 접속방법 |
| US5834831A (en) * | 1994-08-16 | 1998-11-10 | Fujitsu Limited | Semiconductor device with improved heat dissipation efficiency |
| US6051450A (en) * | 1997-07-01 | 2000-04-18 | Sony Corporation | Lead frame, manufacturing method of a lead frame, semiconductor device, assembling method of a semiconductor device, and electronic apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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1987
- 1987-12-03 JP JP62306457A patent/JPS63239852A/ja active Pending
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