JPS63228535A - 電極パタ−ン形成方法 - Google Patents

電極パタ−ン形成方法

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JPS63228535A
JPS63228535A JP62061265A JP6126587A JPS63228535A JP S63228535 A JPS63228535 A JP S63228535A JP 62061265 A JP62061265 A JP 62061265A JP 6126587 A JP6126587 A JP 6126587A JP S63228535 A JPS63228535 A JP S63228535A
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JP
Japan
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electrode
pattern
electrode pattern
thin film
conductive paste
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JP62061265A
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関戸 睦弘
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分IF) この発明は、平滑なガラス基板上に電極パターンを形成
する方法に関する。
(従来の技術) 従来、ガラス基板上に電極パターンを形成する場合は、
アルミニウム、酸化インジュームなどの導電性の材料を
電子ビーム蒸着法又はスパッタ法により厚くとも1〜2
ミクロンメートルの厚みに被着して該材料の薄膜を形成
した後、該薄膜をホトリソエツチング法により微細な電
極パターンにバターニングしていた。
しかし、膜厚が1〜2ミクロンメートルと非常に薄いた
め、電極幅の狭い微細な電極の電気抵抗値は大きくなり
、大電流が流れると電極が破断するという欠点があった
そこで、電極の抵抗値を下げるために、例えばセラミッ
ク基板上に導電性ペーストを使用して印刷法により膜厚
が数10ミクロンメートルの厚膜電極パターンを形成し
ている。この厚膜電極は抵抗値が小さくて大電流を流せ
るという特長があり、制御基板用として広く利用されて
いる。
しかしながら、上記の厚膜電極は、電子デバイス用の電
極として応用し、電極上に1ミクロン以下のR11!を
積層する場合、電極面上と1!極のない基板面上との段
差が大きいため、電極のエツジ部に薄膜を積層できず、
電子デバイスの不良となるので、電子デバイスには用い
られないという欠点があった。
(発明が解決しようとする問題点) 以上のように、従来技術では、膜厚1ミクロン9下の薄
膜電極にすると抵抗値が大きくて大電流により破断する
恐れがあり、厚膜電極にすると電子デバイスに応用でき
ないという欠点があった。
この発明は、以上の従来の問題点を解決し、電気抵抗値
が小さく、かつ、基板と電極の段差のないt4極パター
ン形成方法を提供することを目的とする。
(問題点を解決するための手段) この発明は、パターンが電極パターンに対応し、かつ深
さが電極の厚みに対応した凹部をガラス基板上に形成し
、該凹部に導電性ペーストを用いて埋め込んで電極パタ
ーンを形成するようにしたものである。
(作  用) 上記の方法においては、導電性ペーストを用いて厚膜の
電極として電極パターンが形成されるので、電極パター
ンの抵抗値は小さく、大電流を流せる。また、t@電極
パターン凹部に埋め込まれるから、基板と電極の段差は
なくなり、基板上は全体が平坦となる。
(実 施 例) す下この発明の一実施例を第1図を参照して説明する。
まず、第1図(a)に示すように、ガラス基板1上に酸
化インジューム若しくは酸化インジュームと酸化すず(
一般にITOと呼ぶ)からなる7[2を電子ビーム蒸着
法又はスパッタ法で膜厚1000〜2000人に形成す
る。ここで、ITO[は一般によく知られている有機金
属溶液をディップ式でコートする方法で形成すると更に
安価に得られる。
次に、ホトリソ・エツチング工程により電極部以外の4
#2のみが残るように、1lffi部に相当する部分の
薄膜2を除去する。すなわち、薄膜2を、第1図(bl
に示すように、電極パターンと逆パターンの薄膜パター
ン3とする。なお、ここで、#膜2のエツチング液とし
て塩化第2鉄と塩酸の混合液を用いろと、パターン3の
ピッチは数ミクロンまで容易にパターニングできろ。
次に、フッ酸溶液でガラス基板lをエツチングする。す
ると、酸化インジュームあるいはITOはフッ酸にはエ
ツチングされないが、ガラスは容易にエツチングされる
から、第1図(clに示すようにガラス基板1上のパタ
ーン3のない部分がエツチングされ、凹部4が形成され
る。すなわち、凹部4は電極パターンと同一パターンに
形成される。
ここで、凹部4の深さはエツチング時間で制御すること
ができ、その深さは電極厚みと同一とする。
次に、薄膜パターン3を、パターニングする時に用いた
エツチング液で第1図(d)に示すように除去する。
次に、金、銀、銅、ニッケル、あるいはアルミニウムな
どの微粉末とバインダーとを混ぜた導電性のペースト5
を第1図(e)に示すように、凹部4に注入し、スキー
ジ6によりペースト5の面とガラス基板1の面を平滑に
する。
その後、高温加熱しペースト5を硬化させることにより
、前記凹部4に埋め込まれて基板1面と平坦となった電
極パターン7を第1図(flに示すように形成する。
なお、以上の方法において、電極パターン7の抵抗値は
、凹部4の深さを変えることで容易に変えられる。また
、凹部4の形成ピッチは、ITOをエツチングマスクと
すると、100ミクロンメートルの深さで数10ミクロ
ンピッチを容易に得られる。さらに、ペースト5は一般
に用いられている厚膜電極用と同じもので良い。
(発明の効果) 以上詳細に説明したように、この発明の方法によれば、
ガラス基板に凹部を設け、該凹部に導電性ペーストを用
いて埋め込んで電極パターンを形成したので、抵抗値の
低い厚膜の電極が得られ、大電流が流せるようになり、
かつ電極と基板面との段差を無くせてガラス基板上の全
体を平坦にし得るという利点があり、電極上に更に薄膜
を積層しても段差のない積層膜が得られるので電子デバ
イスとして応用できる。特に、ELパネルなどのように
多層膜を積層するデバイスあるいは上部電極と下部電極
の間隔を均一にする必要のある液晶ディスプレイ、ある
いはプラズマディスプレイパネルなどに適用可能である
【図面の簡単な説明】
第1図はこの発明の電極パターン形成方法の一実施例を
示す工程断面図である。 1・・・ガラス基板、2・・・薄膜、3・・・薄膜パタ
ーン、4・・凹部、5・・・導電性ペースト、7・・・
電極パターン0

Claims (1)

  1. 【特許請求の範囲】 (a)ガラス基板面上にエッチングマスクとしての薄膜
    を形成した後、該薄膜を電極パターンと逆パターンにパ
    ターニングする工程と、 (b)その後、薄膜パターンをエッチングマスクとして
    エッチングによりガラス基板上に、深さが電極の厚みに
    対応した凹部を形成する工程と、 (c)その後、薄膜パターンを除去した上で、前記凹部
    に導電性ペーストを注入し、該導電性ペーストとガラス
    基板面とを平滑にした後、該導電性ペーストを加熱硬化
    させることにより電極パターンを形成する工程とを具備
    してなる電極パターン形成方法。
JP62061265A 1987-03-18 1987-03-18 電極パタ−ン形成方法 Granted JPS63228535A (ja)

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JPH0584606B2 (ja) 1993-12-02

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