JPS63216398A - 回路基板の製造方法 - Google Patents
回路基板の製造方法Info
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- JPS63216398A JPS63216398A JP4884587A JP4884587A JPS63216398A JP S63216398 A JPS63216398 A JP S63216398A JP 4884587 A JP4884587 A JP 4884587A JP 4884587 A JP4884587 A JP 4884587A JP S63216398 A JPS63216398 A JP S63216398A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は回路基板の製造方法に係わり、特に絶縁性基板
の表面に形成する導体配線の形成方法に関するものであ
る。
の表面に形成する導体配線の形成方法に関するものであ
る。
従来、この種の回路基板として例えば厚膜回路基板では
第２図（ａ）に示すようなガラスもしくはセラミック等
の絶縁基板１上に第２図（ｂ）に示すように必要な回路
パターン形成部位に導体ペースト２をスクリーン印刷法
等により印刷して塗布した後、所定の温度で加熱硬化さ
せて第２図（Ｃ）に示すように絶縁基板１の表面に導体
配線３を形成している。
第２図（ａ）に示すようなガラスもしくはセラミック等
の絶縁基板１上に第２図（ｂ）に示すように必要な回路
パターン形成部位に導体ペースト２をスクリーン印刷法
等により印刷して塗布した後、所定の温度で加熱硬化さ
せて第２図（Ｃ）に示すように絶縁基板１の表面に導体
配線３を形成している。
また、微細パターンの形成では、第３図（ｓＬ）に示す
ような絶縁基板１上に第３図（ｂ）に示すようにその表
面全面に導体ペースト２をスクリーン印刷法によシ印刷
して塗布した後、加熱硬化させて第３図（ｃ）に示すよ
うに導体膜４を形成し、次いで第３図（ｄ）に示すよう
にこの導体膜４の表面にフォトレジスト５を塗布した後
、微細な回路パターンを有する図示しないマスクを配置
し、Ｍ３図（、）に示すようにフォトリングラフィ技術
により露光、現像を行なってフォトレジストマスク６を
形成した後、第３図（ｆ）に示すようにこのフォトレジ
ストマスク６をマスクとして露出した導体１４ｔ−エツ
チング除去し、引き続きフォトレジストマスク６を除去
して絶縁基板１上に微細な導体配線７を形成している。
ような絶縁基板１上に第３図（ｂ）に示すようにその表
面全面に導体ペースト２をスクリーン印刷法によシ印刷
して塗布した後、加熱硬化させて第３図（ｃ）に示すよ
うに導体膜４を形成し、次いで第３図（ｄ）に示すよう
にこの導体膜４の表面にフォトレジスト５を塗布した後
、微細な回路パターンを有する図示しないマスクを配置
し、Ｍ３図（、）に示すようにフォトリングラフィ技術
により露光、現像を行なってフォトレジストマスク６を
形成した後、第３図（ｆ）に示すようにこのフォトレジ
ストマスク６をマスクとして露出した導体１４ｔ−エツ
チング除去し、引き続きフォトレジストマスク６を除去
して絶縁基板１上に微細な導体配線７を形成している。
しかしながら、これらの回路基板の製造方法においては
、前者では導体配線３をスクリーン印刷法により形成す
るので、線（ライン）の解像度の点において限界があっ
た。また、後者では絶縁基板１上に導体膜４を全面印刷
後、エツチングによシ微細な導体膜ＩＩＡ７の形成を行
なうので、表面積の約２／３程度をエツチングにより溶
解させる場合も多（、Ａｇ、Ａｕ、Ｐｄ等の貴金属材料
を含む導体ペースト２の利用効率を低下させるとともに
エツチング液から前述した貴金属の回収が高コストとな
る等の問題があった。
、前者では導体配線３をスクリーン印刷法により形成す
るので、線（ライン）の解像度の点において限界があっ
た。また、後者では絶縁基板１上に導体膜４を全面印刷
後、エツチングによシ微細な導体膜ＩＩＡ７の形成を行
なうので、表面積の約２／３程度をエツチングにより溶
解させる場合も多（、Ａｇ、Ａｕ、Ｐｄ等の貴金属材料
を含む導体ペースト２の利用効率を低下させるとともに
エツチング液から前述した貴金属の回収が高コストとな
る等の問題があった。
したがって本発明は前述した従来の問題に鑑みてなされ
たものであり、その目的は、導体配線が高解像度で安定
性良く得られ、しかも導体ペースト内の貴金属の回収を
不要とし、低コストで導体配線を形成可能とした回路基
板の製造方法を提供することにある。
たものであり、その目的は、導体配線が高解像度で安定
性良く得られ、しかも導体ペースト内の貴金属の回収を
不要とし、低コストで導体配線を形成可能とした回路基
板の製造方法を提供することにある。
本発明に係わる回路基板の製造方法は、絶縁性基板表面
の回路パターン形成部位に溝を形成し、この溝内に導体
ペーストを埋め込み、硬化させて導体配線を形成するも
のである。
の回路パターン形成部位に溝を形成し、この溝内に導体
ペーストを埋め込み、硬化させて導体配線を形成するも
のである。
本発明においては、溝内に導体ペーストを埋め込んで導
体配線を形成するので、導体ペーストの無駄および貴金
属の回収がなくなるとともに導体配線の膜厚のコントロ
ールが容易となる。
体配線を形成するので、導体ペーストの無駄および貴金
属の回収がなくなるとともに導体配線の膜厚のコントロ
ールが容易となる。
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図０〜（、）は本発明による回路基板の製造方法の
一実施例を示す工程の断面図である。同図において、ま
ず、同図（ａ）に示すようなガラスもしくはセラミック
等からなる絶縁基板１の表面にフォトレジストをスピン
ナー法等によシ塗布した後、必要とする回路パターンを
露光、現像し、弗酸によシエッチングして同図争）に示
すように回路パターン形成部位に溝８を形成する。次に
同図（Ｃ）に示すように溝８が形成された絶縁基板１上
にスクリーン印刷もしくはドロッピング法等によ’）
Ａ ｇ ＋Ａｕ、Ｐｄ等の貴金属材料を含む導電ペース
ト２を印刷もしくは滴下した後、同図（ｄ）に示すよう
にスキージ−もしくは金属ヘラ等を用いて溝８内部のみ
に導体ペースト２を残し、溝８外部以外の導体ペースト
を取シ除く。しかる後、所要の硬化条件で溝８内部の導
体ペースト２を硬化させることによシ、同図（ｅ）に示
したように絶縁基板１の表面に形成されたエツチング溝
８内に微細な導体配線９が埋め込まれ表面が同一平面と
なった状態で形成される。
一実施例を示す工程の断面図である。同図において、ま
ず、同図（ａ）に示すようなガラスもしくはセラミック
等からなる絶縁基板１の表面にフォトレジストをスピン
ナー法等によシ塗布した後、必要とする回路パターンを
露光、現像し、弗酸によシエッチングして同図争）に示
すように回路パターン形成部位に溝８を形成する。次に
同図（Ｃ）に示すように溝８が形成された絶縁基板１上
にスクリーン印刷もしくはドロッピング法等によ’）
Ａ ｇ ＋Ａｕ、Ｐｄ等の貴金属材料を含む導電ペース
ト２を印刷もしくは滴下した後、同図（ｄ）に示すよう
にスキージ−もしくは金属ヘラ等を用いて溝８内部のみ
に導体ペースト２を残し、溝８外部以外の導体ペースト
を取シ除く。しかる後、所要の硬化条件で溝８内部の導
体ペースト２を硬化させることによシ、同図（ｅ）に示
したように絶縁基板１の表面に形成されたエツチング溝
８内に微細な導体配線９が埋め込まれ表面が同一平面と
なった状態で形成される。
なお、前述した実施例においては、溝８を化学的エツチ
ング法で形成した場合について説明したが、グラインダ
ー、ドリル、サンドブラスト等の機械的な方法もしくは
レーザ等を用いて形成しても良いことは言うまでもない
。
ング法で形成した場合について説明したが、グラインダ
ー、ドリル、サンドブラスト等の機械的な方法もしくは
レーザ等を用いて形成しても良いことは言うまでもない
。
以上説明したように本発明による回路基板の製造方法に
よれば、絶縁性基板の表面の回路パターン形成部位に溝
を形成し、この溝内に導体ペーストを埋め込み硬化させ
て導体配線を形成したことによム導体ペーストの無駄な
使用がなくなり、またエツチング液からの貴金属の回収
等もなぐなるので、導体配線が低コストでしかも生産性
良く形成することができる。また、導体配線が絶縁性基
板と同一平面上に形成できるので、回路基板の薄形化が
容易に実現可能となる。さらには導体配線がエツチング
溝内に形成されるので、導体配線の抵抗値に関しても膜
厚コントロールを絶縁性基板のエツチング溝の幅および
深さでコントロールでき、電気的に安定した回路基板が
製作できるな。
よれば、絶縁性基板の表面の回路パターン形成部位に溝
を形成し、この溝内に導体ペーストを埋め込み硬化させ
て導体配線を形成したことによム導体ペーストの無駄な
使用がなくなり、またエツチング液からの貴金属の回収
等もなぐなるので、導体配線が低コストでしかも生産性
良く形成することができる。また、導体配線が絶縁性基
板と同一平面上に形成できるので、回路基板の薄形化が
容易に実現可能となる。さらには導体配線がエツチング
溝内に形成されるので、導体配線の抵抗値に関しても膜
厚コントロールを絶縁性基板のエツチング溝の幅および
深さでコントロールでき、電気的に安定した回路基板が
製作できるな。
どの極めて優れた効果が得られる。
第１図（ａ）〜（、）は本発明による回路基板の製造方
法の一実施例を説明する工程の断面図、第２図（、）〜
（Ｃ）および第３図（＆）〜（ｇ）は従来の回路基板の
製造方法を説明する工程の断面図である。 １・・・・・・絶縁基板、 ２・・・・・・導体ペー
スト、８・・・・・・エツチング溝、 ９・・・・・
・導体配線。
法の一実施例を説明する工程の断面図、第２図（、）〜
（Ｃ）および第３図（＆）〜（ｇ）は従来の回路基板の
製造方法を説明する工程の断面図である。 １・・・・・・絶縁基板、 ２・・・・・・導体ペー
スト、８・・・・・・エツチング溝、 ９・・・・・
・導体配線。
Claims (1)
- 絶縁性基板の表面の所要回路パターン形成部位に溝を形
成する工程と、前記溝内に導体ペーストを埋め込む工程
と、前記導体ペーストを硬化させる工程とからなること
を特徴とした回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4884587A JPS63216398A (ja) | 1987-03-05 | 1987-03-05 | 回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4884587A JPS63216398A (ja) | 1987-03-05 | 1987-03-05 | 回路基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63216398A true JPS63216398A (ja) | 1988-09-08 |
Family
ID=12814592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4884587A Pending JPS63216398A (ja) | 1987-03-05 | 1987-03-05 | 回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216398A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140742A (ja) * | 1992-10-29 | 1994-05-20 | Canon Inc | プリント基板及びその製造方法 |
| JPH08316611A (ja) * | 1996-06-20 | 1996-11-29 | Rohm Co Ltd | 配線基板 |
| WO2017169749A1 (ja) * | 2016-03-29 | 2017-10-05 | 株式会社東芝 | セラミック回路基板およびそれを用いた半導体装置 |
-
1987
- 1987-03-05 JP JP4884587A patent/JPS63216398A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140742A (ja) * | 1992-10-29 | 1994-05-20 | Canon Inc | プリント基板及びその製造方法 |
| JPH08316611A (ja) * | 1996-06-20 | 1996-11-29 | Rohm Co Ltd | 配線基板 |
| WO2017169749A1 (ja) * | 2016-03-29 | 2017-10-05 | 株式会社東芝 | セラミック回路基板およびそれを用いた半導体装置 |
| US10674603B2 (en) | 2016-03-29 | 2020-06-02 | Kabushiki Kaisha Toshiba | Ceramic circuit board and semiconductor device using the same |
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