CN108231797A - 一种导电结构图案及其制备方法、阵列基板、显示装置 - Google Patents
一种导电结构图案及其制备方法、阵列基板、显示装置 Download PDFInfo
- Publication number
- CN108231797A CN108231797A CN201810005051.1A CN201810005051A CN108231797A CN 108231797 A CN108231797 A CN 108231797A CN 201810005051 A CN201810005051 A CN 201810005051A CN 108231797 A CN108231797 A CN 108231797A
- Authority
- CN
- China
- Prior art keywords
- pattern
- metal
- conductive structure
- transition
- transition zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
Abstract
本发明提供一种导电结构图案及其制备方法、阵列基板、显示装置,属于显示技术领域,其可解决现有的金属线的线间距受工艺限制无法缩小的问题。本发明的导电结构图案的制备方法在形成金属层后再形成过渡层,对过渡层刻蚀形成过渡图案,对金属层刻蚀形成金属图案,其中由于过渡层与金属层和光刻胶的粘附性均较好,因此,在刻蚀中刻蚀液不容易向待刻蚀层的被刻部位的侧边渗入,刻蚀产生的单边退缩量均较小,相当于不仅降低了相邻导电结构的过渡图案、金属图案的间距,还使得金属图案的线宽波动变小,减少断线发生率。本发明的制备方法适用于制备各种走线,尤其适用于制备窄边框产品外围电路的走线。
Description
技术领域
本发明属于显示技术领域,具体涉及一种导电结构图案及其制备方法、阵列基板、显示装置。
背景技术
在TFT-LCD行业,窄边框产品备受热捧。窄边框产品要求显示面板边缘的外围电路占用的面积尽可能的小,因此要求外围电路的线间距尽可能的小。
现有技术中外围电路主要通过刻蚀工艺形成,具体的参见图1,先形成金属层1,金属层一般由Mo、Cu材料或者Mo/Al/Mo三层材料复合构成,再在金属层1上形成图案化的光刻胶2,之后刻蚀形成包括数据线、栅线等外围电路的金属线3的图案。
发明人发现现有技术中至少存在如下问题:在上述刻蚀工艺过程中,受工艺设备影响,例如,当曝光光刻胶2间距的最小值为3.5μm时,而金属相较于光刻胶的单边退缩量(也称关键尺寸偏差)为0.7~1.2μm,导致相邻的两条金属线3的线间距最小值为4.9~5.9μm,影响窄边框的最小化。
发明内容
本发明针对现有的金属线的线间距受工艺限制无法缩小的问题,提供一种导电结构图案及其制备方法、阵列基板、显示装置。
解决本发明技术问题所采用的技术方案是:
一种导电结构图案的制备方法,包括以下步骤:
形成金属层;
在金属层上形成过渡层,其中,所述过渡层与光刻胶的粘附性大于金属层与光刻胶的粘附性,所述过渡层与金属层的粘附性大于金属层与光刻胶的粘附性;
在过渡层上涂布光刻胶层,并对光刻胶层曝光显影;
对过渡层进行刻蚀得到过渡图案;对金属层进行刻蚀得到金属图案,形成多个由过渡图案与金属图案叠置构成的导电结构。
可选的是,在得到金属图案之后还包括去除过渡图案的步骤。
可选的是,所述过渡层由氧化铟锡构成,所述过渡层的厚度为10~100nm。
本发明还提供一种导电结构图案,包括基底,基底上设有多个导电结构,导电结构包括由导电金属材料构成的金属图案,至少部分相邻导电结构的金属图案的间距为1.6-4.8μm。
可选的是,至少部分导电结构还包括与金属图案叠置的过渡图案,所述过渡图案包括过渡线,所述金属图案包括金属线;同一导电结构的金属线的线宽小于过渡线的线宽,相邻导电结构的金属线的间距大于过渡线的间距。
可选的是,所述多个导电结构的金属图案同层设置,多个导电结构的过渡图案同层设置。
可选的是,相邻导电结构的过渡线的间距为1.2-3.9μm。
本发明还提供一种阵列基板,包括上述的导电结构图案。
可选的是,所述导电结构图案设于所述阵列基板边缘的位置处,所述导电结构图案包括数据线和栅线。
本发明还提供一种显示装置,包括上述的阵列基板。
本发明的导电结构图案的制备方法在形成金属层后再形成过渡层,对过渡层刻蚀形成过渡图案,对金属层刻蚀形成金属图案,其中由于过渡层与金属层和光刻胶的粘附性均较好,因此,在刻蚀中刻蚀液不容易向待刻蚀层的被刻部位的侧边渗入,刻蚀产生的单边退缩量均较小,相当于不仅降低了相邻导电结构的过渡图案、金属图案的间距,还使得金属图案的线宽波动变小,减少断线发生率。本发明的制备方法适用于制备各种走线,尤其适用于制备窄边框产品外围电路的走线。
附图说明
图1为现有的刻蚀工艺形成的金属线的示意图;
图2为本发明的实施例1的导电结构图案的制备方法流程图;
图3为本发明的实施例2的导电结构图案的制备方法的示意图;
图4、图5为本发明的实施例3的导电结构图案的示意图;
图6为本发明的实施例4的阵列基板的结构示意图;
其中,附图标记为:1、金属层;2、光刻胶;3、金属线;4、过渡层;5、过渡线;6、导电结构。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案,下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1:
本实施例提供一种导电结构图案的制备方法,参见图2,包括以下步骤:
S01、形成金属层;
S02、在金属层上形成过渡层,其中,所述过渡层与光刻胶的粘附性大于金属层与光刻胶的粘附性,所述过渡层与金属层的粘附性大于金属层与光刻胶的粘附性;
S03、在过渡层上涂布光刻胶层,并对光刻胶层曝光显影;
S04、对过渡层进行刻蚀得到过渡图案;对金属层进行刻蚀得到金属图案,形成多个由过渡图案与金属图案叠置构成的导电结构。
本实施例导电结构图案的制备方法在形成金属层后再形成过渡层,先对过渡层刻蚀形成过渡图案,然后再对金属层刻蚀形成金属图案,其中由于过渡层与金属层和光刻胶的粘附性均较好,因此,在刻蚀中刻蚀液不容易向待刻蚀层的被刻部位的侧边渗入,刻蚀产生的单边退缩量均较小,相当于不仅降低了过渡图案、金属图案的线间距,还使得金属图案的线宽波动变小,减少断线发生率。本实施例的制备方法适用于制备各种走线,尤其适用于制备窄边框产品外围电路的走线。
实施例2:
本实施例提供一种导电结构图案的制备方法,参见图3,包括以下步骤:
S01、形成金属层1;
具体的,可以采用沉积的方式在玻璃衬底上沉积导电金属,在此不限定具体的金属材料,只要能传导信号即可,可以是沉积单层的Mo金属层,或Cu金属层等,还可以依次沉积Mo、Al、Mo形成三层金属的复合层。
S02、在完成上述步骤的金属层1上形成过渡层4,其中,所述过渡层4与光刻胶2的粘附性大于金属层1与光刻胶2的粘附性,所述过渡层4与金属层1的粘附性大于金属层1与光刻胶2的粘附性。
也就是说,在此选用与光刻胶2和步骤S01中的金属层1均具有良好粘附性的材料形成过渡层4,由于过渡层4的粘附性好,在后续步骤的刻蚀中刻蚀液不容易向待刻蚀层侧边渗入,两次刻蚀产生的单边退缩量均较小,相当于不仅降低了过渡线5、金属线3的线间距,还使得金属线3的线宽波动变小,减少断线发生率。
在此给出一种判断不同材料之间粘附性大小的具体方案:
在基底的第一侧涂覆金属层,然后在金属层上形成光刻胶;在基底的第二侧上涂覆金属层,然后在金属层上形成待检测层;在光刻胶远离基底的一侧贴附第一胶带,在待检测层远离基底的一侧贴附第二胶带;同时撕开第一胶带和第二胶带,光刻胶随第一胶带一同被撕下,而待检测层仍与金属粘附在一起,仅第二胶带被单独撕下,则判断为待检测层与金属的粘附性大于光刻胶与金属的粘附性。当然还可以通过分别检测撕开第一胶带和第二胶带所用的力的大小来判断待检测层与金属的粘附性,在此不再详述。
作为本实施例一种优选方案,所述过渡层4由氧化铟锡构成。
具体的,在本实施例中采用氧化铟锡(ITO)形成,更具体的,可以在上述金属层1上沉积10~100nm的ITO作为过渡层4。
S03、采用掩膜版先对过渡层4进行第一次刻蚀得到图案化的过渡线5;
具体的,S03a、先在完成上述步骤的过渡层4上涂覆一层光刻胶2,并曝光显影;如图3所示,当曝光的相邻光刻胶2间距为H1,其中,本实施例中H1为3.5μm;S03b、然后进行ITO的湿刻,去除未被光刻胶2覆盖的ITO,即去除裸露出的ITO。参见图3,由于工艺限制导致的单边退缩即ITO边缘位置与光刻胶2边缘位置的距离仅为H2,其中,本实施例中H2为0.1-0.2μm。
S04、再对金属层1进行第二次刻蚀得到由叠置的过渡线5和金属线3形成的导电结构图案。
具体的,对金属层1进行湿刻,去除裸露的金属层1,即去除未被ITO覆盖的金属层1。该步骤中ITO在金属层1的上面,所以ITO起到保护金属层1的作用。参见图3,由于工艺限制导致的单边退缩即ITO边缘位置与金属边缘位置的距离仅为H3,其中,本实施例中H3为0.2-0.5μm。因此,本实施例中相邻的金属线3之间的间距仅为H4,其中,本实施例中H4=H1+2*(H2+H3),即H4为4.1-4.9μm。
S05、在得到图案化的导电结构图案之后还包括去除过渡线5的步骤。
即本实施例中可以根据需要,采用刻蚀的方式对裸露的上层ITO进行去除。例如,当导电结构与其它走线有交叠时,可以去除交叠部分区域的导电结构的ITO,降低交叠区域的整体厚度。
需要说明的是,本实施例中以相邻光刻胶2间距H1为3.5μm进行了说明,可以理解的是,当采用不同曝光设备时,例如,当相邻光刻胶2最小间距H1为1μm时,H2、H3不变,则H4为1.6-2.4μm,当相邻光刻胶2最小间距H1为2μm时,H2、H3不变,则H4为2.6-3.4μm。
附图所示各结构层的大小、厚度等仅为示意。在工艺实现中,各结构层在衬底上的投影面积可以相同,也可以不同,诸如此类,此处不再列举,可以通刻蚀工艺实现所需的各结构层投影面积;同时,附图所示结构也不限定各结构层的几何形状,例如可以是附图所示的矩形,还可以是梯形,或其它刻蚀所形成的形状,同样可通过刻蚀实现。
实施例3:
本实施例提供一种导电结构图案,如图4所示,包括基底,基底上设有多个导电结构,每个导电结构包括由金属材料构成的金属线3,相邻导电结构的金属线3的间距为1.6-4.8μm。
优选的是,相邻导电结构的金属线3的间距为1.6-2.4μm;或者相邻导电结构的金属线3的间距为2.6-3.4μm;或者相邻导电结构的金属线3的间距为3.1-3.9μm;或者相邻导电结构的金属线3的间距为3.6-4.4μm;或者相邻导电结构的金属线3的间距为4.1-4.8μm。
其中,对于阵列基板上导电结构的个数不进行限定,具体可以根据阵列基板上需要传递的信号进行相应的设置。
可选的是,如图5所示,至少部分导电结构6还包括与金属线3叠置的过渡线5,同一导电结构6的金属线3的图案宽小于过渡线5的图案宽,相邻导电结构6的金属线3的间距大于过渡线5的间距。
可选的是,所述多个导电结构6的金属线3同层设置,多个导电结构6的过渡线5同层设置。
可选的是,相邻导电结构6的过渡线5的间距为1.2-3.9μm。
显然,上述各实施例的具体实施方式还可进行许多变化;例如:各金属图案的制备方式可以根据需要进行选择,可以采用化学气相沉积法形成也可以采用蒸镀工艺形成,此外,各金属图案的图案宽、间距的具体尺寸可以根据实际需要进行改变。
实施例4:
本实施例提供一种阵列基板,如图6所示,包括上述的导电结构图案,所述导电结构图案包括多个导电结构6,导电结构6包括由金属材料构成的金属线3,至少部分相邻导电结构6的金属线3的间距为4.1-4.9μm。其中,导电结构图案设于阵列基板一侧的边缘的位置处。沿图6的A-A’的位置处的截面示意图与图4、图5所示结构类似。此外,阵列基板的中间区域还包括显示元件。
本实施例的阵列基板,在刻蚀工艺中形成边缘的位置处的导电结构图案时产生的单边退缩量较小,相当于不仅降低了金属图案的线间距,还使得金属图案的线宽波动变小,减少断线发生率。本实施例的阵列基板适用于各种显示装置,尤其适用于窄边框产品。
在一个实施例中,所述导电结构图案包括数据线和栅线。
可以理解的是,阵列基板的基底还可以设有薄膜晶体管、第一电极,金属线3可以与薄膜晶体管的栅极、源极或漏极中的任意一个同步形成,还可以与第一电极同步形成,这样便可以简化阵列基板的制作工艺。
在一个实施例中,当该阵列基板为液晶显示器的(Liquid Crystal Display,简称LCD)阵列基板时,所述第一电极为像素电极,像素电极与薄膜晶体管的漏极电连接。进一步的阵列基板还可以包括公共电极。当该阵列基板为有机电致发光二极管(Organic Light-Emitting Diode,简称OLED)显示器的阵列基板时,所述第一电极为阳极,阳极与薄膜晶体管的漏极电连接。进一步地,阵列基板还包括有机材料功能层以及阴极。
实施例5:
本实施例提供了一种显示装置,其包括上述任意一种阵列基板。所述显示装置可以为:液晶显示面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种导电结构图案的制备方法,其特征在于,包括以下步骤:
形成金属层;
在金属层上形成过渡层,其中,所述过渡层与光刻胶的粘附性大于金属层与光刻胶的粘附性,所述过渡层与金属层的粘附性大于金属层与光刻胶的粘附性;
在过渡层上涂布光刻胶层,并对光刻胶层曝光显影;
对过渡层进行刻蚀得到过渡图案;对金属层进行刻蚀得到金属图案,形成多个由过渡图案与金属图案叠置构成的导电结构。
2.根据权利要求1所述的导电结构图案的制备方法,其特征在于,在得到金属图案之后还包括去除过渡图案的步骤。
3.根据权利要求1所述的导电结构图案的制备方法,其特征在于,所述过渡层由氧化铟锡构成,所述过渡层的厚度为10~100nm。
4.一种导电结构图案,其特征在于,包括基底,基底上设有多个导电结构,导电结构包括由导电金属材料构成的金属图案,至少部分相邻导电结构的金属图案的间距为1.6-4.8μm。
5.根据权利要求4所述的导电结构图案,其特征在于,至少部分导电结构还包括与金属图案叠置的过渡图案,所述过渡图案包括过渡线,所述金属图案包括金属线;同一导电结构的金属线的线宽小于过渡线的线宽,相邻导电结构的金属线的间距大于过渡线的间距。
6.根据权利要求5所述的导电结构图案,其特征在于,相邻导电结构的过渡线的间距为1.2-3.9μm。
7.根据权利要求5所述的导电结构图案,其特征在于,所述多个导电结构的金属图案同层设置,多个导电结构的过渡图案同层设置。
8.一种阵列基板,其特征在于,包括权利要求4-7任一项所述的导电结构图案。
9.根据权利要求8所述的阵列基板,所述导电结构图案设于所述阵列基板边缘的位置处,所述导电结构图案包括数据线和栅线。
10.一种显示装置,其特征在于,包括权利要求8或9所述的阵列基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810005051.1A CN108231797A (zh) | 2018-01-03 | 2018-01-03 | 一种导电结构图案及其制备方法、阵列基板、显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810005051.1A CN108231797A (zh) | 2018-01-03 | 2018-01-03 | 一种导电结构图案及其制备方法、阵列基板、显示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108231797A true CN108231797A (zh) | 2018-06-29 |
Family
ID=62642760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810005051.1A Pending CN108231797A (zh) | 2018-01-03 | 2018-01-03 | 一种导电结构图案及其制备方法、阵列基板、显示装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108231797A (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109440067A (zh) * | 2018-11-05 | 2019-03-08 | 中国工程物理研究院电子工程研究所 | 一种利用斜蒸发加工薄膜结构的方法 |
CN109545667A (zh) * | 2018-11-21 | 2019-03-29 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
CN109712930A (zh) * | 2018-11-27 | 2019-05-03 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
CN110867137A (zh) * | 2019-10-30 | 2020-03-06 | 深圳市华星光电半导体显示技术有限公司 | 显示面板的制备方法及显示面板 |
CN112259564A (zh) * | 2020-10-30 | 2021-01-22 | 武汉天马微电子有限公司 | 一种显示面板及其制备方法、显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102495524A (zh) * | 2011-09-05 | 2012-06-13 | 友达光电股份有限公司 | 光罩、平面显示面板的导线的制作方法以及平面显示面板的导线结构 |
CN102945854A (zh) * | 2012-11-13 | 2013-02-27 | 京东方科技集团股份有限公司 | 阵列基板及阵列基板上扇出导线的制作方法、显示装置 |
US20130056737A1 (en) * | 2011-09-06 | 2013-03-07 | Mitsubishi Electric Corporation | Wiring film and active matrix substrate using the same, and method for manufacturing wiring film |
CN106057667A (zh) * | 2016-07-06 | 2016-10-26 | 京东方科技集团股份有限公司 | 膜层图案的制作方法、基板的制作方法及基板、显示装置 |
CN107359138A (zh) * | 2017-06-22 | 2017-11-17 | 深圳市华星光电技术有限公司 | 一种金属线、阵列基板的制作方法及阵列基板 |
-
2018
- 2018-01-03 CN CN201810005051.1A patent/CN108231797A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102495524A (zh) * | 2011-09-05 | 2012-06-13 | 友达光电股份有限公司 | 光罩、平面显示面板的导线的制作方法以及平面显示面板的导线结构 |
US20130056737A1 (en) * | 2011-09-06 | 2013-03-07 | Mitsubishi Electric Corporation | Wiring film and active matrix substrate using the same, and method for manufacturing wiring film |
CN102945854A (zh) * | 2012-11-13 | 2013-02-27 | 京东方科技集团股份有限公司 | 阵列基板及阵列基板上扇出导线的制作方法、显示装置 |
CN106057667A (zh) * | 2016-07-06 | 2016-10-26 | 京东方科技集团股份有限公司 | 膜层图案的制作方法、基板的制作方法及基板、显示装置 |
CN107359138A (zh) * | 2017-06-22 | 2017-11-17 | 深圳市华星光电技术有限公司 | 一种金属线、阵列基板的制作方法及阵列基板 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109440067A (zh) * | 2018-11-05 | 2019-03-08 | 中国工程物理研究院电子工程研究所 | 一种利用斜蒸发加工薄膜结构的方法 |
CN109545667A (zh) * | 2018-11-21 | 2019-03-29 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
CN109712930A (zh) * | 2018-11-27 | 2019-05-03 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
CN109712930B (zh) * | 2018-11-27 | 2020-10-30 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
US11469260B2 (en) | 2018-11-27 | 2022-10-11 | Hefei Xinsheng Optoelectronics Technology Co., Ltd. | Display substrate, method for preparing the same, and display device |
CN110867137A (zh) * | 2019-10-30 | 2020-03-06 | 深圳市华星光电半导体显示技术有限公司 | 显示面板的制备方法及显示面板 |
CN110867137B (zh) * | 2019-10-30 | 2021-07-06 | 深圳市华星光电半导体显示技术有限公司 | 显示面板的制备方法及显示面板 |
CN112259564A (zh) * | 2020-10-30 | 2021-01-22 | 武汉天马微电子有限公司 | 一种显示面板及其制备方法、显示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108231797A (zh) | 一种导电结构图案及其制备方法、阵列基板、显示装置 | |
US10637006B2 (en) | Method for manufacturing flexible touch control display screen | |
CN105808005B (zh) | 柔性显示屏及其制造方法 | |
CN109742121A (zh) | 一种柔性基板及其制备方法、显示装置 | |
WO2018157814A1 (zh) | 触控屏的制作方法、触控屏和显示装置 | |
KR101533098B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
CN209087845U (zh) | 一种柔性基板及显示装置 | |
US20200127215A1 (en) | Oled display substrate and method for preparing the same, and display device | |
US10381382B2 (en) | Array substrate, method for manufacturing the same and display device | |
CN105957867B (zh) | 阵列基板母板及其制作方法、显示装置 | |
CN107452808A (zh) | 薄膜晶体管及其制备方法、阵列基板和显示装置 | |
WO2019051920A1 (zh) | Oled显示面板的封装方法 | |
TW201142955A (en) | Method for manufacturing thin film transistor, thin film transistor and image display device | |
US20200168639A1 (en) | Array substrate and method for fabricating the same, display panel, display device | |
US11877484B2 (en) | Display panel, preparation method for display panel and display device | |
CN107845737A (zh) | 一种显示面板及其制作方法、以及显示装置 | |
CN108281475A (zh) | 显示面板及其制造方法、显示装置 | |
US10134769B2 (en) | Array substrate, method for manufacturing thereof, and display device | |
CN102956551B (zh) | 阵列基板的制作方法、阵列基板及显示装置 | |
CN110148615A (zh) | 发光器件及其制造方法、掩膜板、显示基板及装置 | |
CN109979318A (zh) | 显示母板及其制造和切割方法、显示基板及装置 | |
KR20120074695A (ko) | 투명 전극이 패터닝된 유리 기판 | |
JP7042621B2 (ja) | アレイ基板、表示パネル、アレイ基板を備える表示装置及びアレイ基板の製造方法 | |
CN111583795B (zh) | 显示面板的制备方法及显示装置 | |
CN110096169A (zh) | 触控基板及其制造方法、电子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180629 |
|
RJ01 | Rejection of invention patent application after publication |