JPS63220523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63220523A JPS63220523A JP5299587A JP5299587A JPS63220523A JP S63220523 A JPS63220523 A JP S63220523A JP 5299587 A JP5299587 A JP 5299587A JP 5299587 A JP5299587 A JP 5299587A JP S63220523 A JPS63220523 A JP S63220523A
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- Japan
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- pattern
- resist
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- resist pattern
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置の製造方法にかかり、特に半導体
装置の製造工程におけるレジストパターンの硬化手段に
適用される。
装置の製造工程におけるレジストパターンの硬化手段に
適用される。
（従来の技術）
従来半導体装置の製造方法で、Ｓｉの半導体基板上に５
ｉｎ２の如き絶縁層を介して配線パターンに形成される
被着層、例えばＡＱ−５ｉ層に対し、−例のドライエツ
チングによって所定の微細パターニングを施す工程があ
る。これにはシリコン基板上に５ｉｎ２層を介して被さ
れたＡＱ−５ｉ層に第４図の工程図に示されるようにフ
ォトレジスト被着、プレベークを施したのち、マスク位
置合わせ、露光、現像を施して所定形状のレジストパタ
ーンを形成する。ついで、このレジストパターンの耐熱
性、耐エツチング性の向上のために、レジストのフロー
温度以下の温度で紫外線光または遠紫外線光（以下、Ｕ
ｖまたはＤｅｅｐ ＵＶ光と略称）照射を施すものであ
る。
ｉｎ２の如き絶縁層を介して配線パターンに形成される
被着層、例えばＡＱ−５ｉ層に対し、−例のドライエツ
チングによって所定の微細パターニングを施す工程があ
る。これにはシリコン基板上に５ｉｎ２層を介して被さ
れたＡＱ−５ｉ層に第４図の工程図に示されるようにフ
ォトレジスト被着、プレベークを施したのち、マスク位
置合わせ、露光、現像を施して所定形状のレジストパタ
ーンを形成する。ついで、このレジストパターンの耐熱
性、耐エツチング性の向上のために、レジストのフロー
温度以下の温度で紫外線光または遠紫外線光（以下、Ｕ
ｖまたはＤｅｅｐ ＵＶ光と略称）照射を施すものであ
る。
上記ＵｖまたはＤｅｅｐ ＵＶ光照射においては基板の
温度をレジスのフローする温度以下の温度で照射を開始
し、この照射中に一定の割合で温度を上昇させる方法と
、温度をレジストのフロー温度以下に保ったまま照射を
施す方法がある。
温度をレジスのフローする温度以下の温度で照射を開始
し、この照射中に一定の割合で温度を上昇させる方法と
、温度をレジストのフロー温度以下に保ったまま照射を
施す方法がある。
上記温度上昇を伴なう場合は、ＵＶまたはＤｅｅｐＵＶ
光照射開始の温度を８０〜１１０℃とし、上昇の割合は
０．５〜２．０°Ｃ／秒位で半導体基板の温度が１３０
〜２００℃に達するまで行なわれている。そして、この
方法は次項に述べる欠点の温度上昇に伴なうレジストパ
ターンの変形を防ぐために昇温の割合髪小さくし、例え
ば８０℃で光照射を開始し０．５℃／秒の割合で昇温さ
せると１６０℃まで上昇させるのに約１６０秒を要する
。
光照射開始の温度を８０〜１１０℃とし、上昇の割合は
０．５〜２．０°Ｃ／秒位で半導体基板の温度が１３０
〜２００℃に達するまで行なわれている。そして、この
方法は次項に述べる欠点の温度上昇に伴なうレジストパ
ターンの変形を防ぐために昇温の割合髪小さくし、例え
ば８０℃で光照射を開始し０．５℃／秒の割合で昇温さ
せると１６０℃まで上昇させるのに約１６０秒を要する
。
次に温度上昇を伴わない場合は、半導体基板温度をフォ
トレジストがフローする温度以下にする必要があり、耐
熱性は向上するが耐エツチング性の向上は期待できない
。
トレジストがフローする温度以下にする必要があり、耐
熱性は向上するが耐エツチング性の向上は期待できない
。
（発明が解決しようとする問題点）
上記光照射中に温度上昇させる方法は、再現性良く連続
して硬化を施すためには基板温度の上昇に伴なう精密な
制御を必要とし、また、一度温度上昇したときは急激に
冷却する機能等が必要となり、装置は非常に複雑でかつ
、高価につく。また、叙上の如く、温度上昇に伴なうレ
ジストパターンの変形を防ぐためには昇温の割合は小さ
い方がよく、例えば、８０℃で光照射を開始し、０．５
℃／秒の割合で昇温させると、−例の所要温度１６０°
Ｃに達するには約１６０秒もかかるという製造上の問題
点がある。
して硬化を施すためには基板温度の上昇に伴なう精密な
制御を必要とし、また、一度温度上昇したときは急激に
冷却する機能等が必要となり、装置は非常に複雑でかつ
、高価につく。また、叙上の如く、温度上昇に伴なうレ
ジストパターンの変形を防ぐためには昇温の割合は小さ
い方がよく、例えば、８０℃で光照射を開始し、０．５
℃／秒の割合で昇温させると、−例の所要温度１６０°
Ｃに達するには約１６０秒もかかるという製造上の問題
点がある。
次に、温度上昇を伴わない方法では叙上の如き精密な温
度制御や冷却機能等が必要でなく、装置を比較的簡単で
安価なものとすることができるが、半導体基板温度をレ
ジストがフローする温度以下にする必要があり、Ｕｖま
たはＤｅｅｐ ＵＶ光照射により耐熱性は向上するもの
の耐ドライエツチング性の向上はあまり期待できないと
いう重大な問題点がある。
度制御や冷却機能等が必要でなく、装置を比較的簡単で
安価なものとすることができるが、半導体基板温度をレ
ジストがフローする温度以下にする必要があり、Ｕｖま
たはＤｅｅｐ ＵＶ光照射により耐熱性は向上するもの
の耐ドライエツチング性の向上はあまり期待できないと
いう重大な問題点がある。
（問題点を解決するための手段）
この発明にかかる半導体装置の製造方法は、半導体基板
上にフォトレジスト液を塗着して露光および現像により
形成されたフォトレジスト層パターンに紫外線光または
遠紫外線光を照射し露光を施す工程と、上記露光によっ
てフロー温度が高められたフォトレジスト層のフロー温
度に至近かつフロー温度には達しない高温度に加熱を施
す工程を具備してフォトレジスト層を硬化させることを
特徴とする。
上にフォトレジスト液を塗着して露光および現像により
形成されたフォトレジスト層パターンに紫外線光または
遠紫外線光を照射し露光を施す工程と、上記露光によっ
てフロー温度が高められたフォトレジスト層のフロー温
度に至近かつフロー温度には達しない高温度に加熱を施
す工程を具備してフォトレジスト層を硬化させることを
特徴とする。
（作 用）
この発明はフォトレジストパターンを形成するにあたっ
て、その耐熱性、および耐エツチング性のすぐれた微細
フォトレジストパターンが得られる。
て、その耐熱性、および耐エツチング性のすぐれた微細
フォトレジストパターンが得られる。
（実施例）
以下、この発明の一実施例につき第１図ないし第３図を
参照して説明する。
参照して説明する。
シリコンの半導体基板上にＳｉＯ□層の如き絶縁層を介
して配線材料として１ｔ−５ｉ層を１．０μｍ厚に積層
し、これを配線パターンに形成するためポジ型フォトレ
ジストの一例の０ＦＰＲ−８００（商品名、東京応化工
業社製）を塗着し、露光および現像を行ないレジストパ
ターンを形成する。次に、１４０℃の加熱板上にて遠紫
外線光を２分間照射して硬化させたのち、この硬化後の
レジストのフロー温度に至近の一例の温度の２００℃で
４分間のボストベークを施したのち、このレジストパタ
ーンをマスクにしてＡρ−５ｉ層にリアクティブイオン
エツチング（以下、ＲＩＥと略記）を施し配線パターン
が形成される。第２図に上記配線パターンがＲＩＥエツ
チングにより形成された時の状態の写真を模写した断面
図で示す。この図で、１０１はシリコン基板、１０２は
上記シリコン基板上の５ｉ０２層、１１は配線パターン
、１２は上記２００℃のボストベークが施されたレジス
トパターンを夫々示す。レジストパターン１２はマスク
パターンに忠実な形状を維持し、従って配線パターン１
１は良好なパターン形状に形成されていることが明らか
である。
して配線材料として１ｔ−５ｉ層を１．０μｍ厚に積層
し、これを配線パターンに形成するためポジ型フォトレ
ジストの一例の０ＦＰＲ−８００（商品名、東京応化工
業社製）を塗着し、露光および現像を行ないレジストパ
ターンを形成する。次に、１４０℃の加熱板上にて遠紫
外線光を２分間照射して硬化させたのち、この硬化後の
レジストのフロー温度に至近の一例の温度の２００℃で
４分間のボストベークを施したのち、このレジストパタ
ーンをマスクにしてＡρ−５ｉ層にリアクティブイオン
エツチング（以下、ＲＩＥと略記）を施し配線パターン
が形成される。第２図に上記配線パターンがＲＩＥエツ
チングにより形成された時の状態の写真を模写した断面
図で示す。この図で、１０１はシリコン基板、１０２は
上記シリコン基板上の５ｉ０２層、１１は配線パターン
、１２は上記２００℃のボストベークが施されたレジス
トパターンを夫々示す。レジストパターン１２はマスク
パターンに忠実な形状を維持し、従って配線パターン１
１は良好なパターン形状に形成されていることが明らか
である。
次に、上記遠紫外線光の照射中に温度を上昇させる方法
で硬化を施した場合でも、この照射後に硬化したレジス
トのフロー温度には達しない至近の高温加熱を上記と同
様に施すことによって同様の結果が得られた。
で硬化を施した場合でも、この照射後に硬化したレジス
トのフロー温度には達しない至近の高温加熱を上記と同
様に施すことによって同様の結果が得られた。
なお、上記加熱による効果を確めるため、ボストベーク
の加熱温度を１６０℃とし、加熱温度を４分間ど施し、
ついでＲＩＥエツチングを施した後の状態の写真模写断
面図を第３図に示す。この図において、１０１はシリコ
ン基板、１０２は上記シリコン基板上の５ｉ０２層、１
０３は配線パターン、１０４は上記１６０℃のポストベ
ークが施されたレジストパターンを示する。図から明ら
かなように、１６０℃でポストベークを施したものはレ
ジスト層上部がかなり劣化、変形し、配線パターンの寸
法が出ない上に、形状も側面の切れが悪く、レジストパ
ターンの凹部で不所望のエツチングがなされ薄化したり
ピットを発生する。これは、ポジレジストのベースレジ
ンであるフェノールノボラック樹脂が本来熱硬化型樹脂
であるため、高温で処理を施した方がドライエッチに対
する耐性が向上するためである。また、この場合、光照
射によって耐熱性は充分向上しているから、２００℃の
加熱によってレジストパターンに変形はみられない。
の加熱温度を１６０℃とし、加熱温度を４分間ど施し、
ついでＲＩＥエツチングを施した後の状態の写真模写断
面図を第３図に示す。この図において、１０１はシリコ
ン基板、１０２は上記シリコン基板上の５ｉ０２層、１
０３は配線パターン、１０４は上記１６０℃のポストベ
ークが施されたレジストパターンを示する。図から明ら
かなように、１６０℃でポストベークを施したものはレ
ジスト層上部がかなり劣化、変形し、配線パターンの寸
法が出ない上に、形状も側面の切れが悪く、レジストパ
ターンの凹部で不所望のエツチングがなされ薄化したり
ピットを発生する。これは、ポジレジストのベースレジ
ンであるフェノールノボラック樹脂が本来熱硬化型樹脂
であるため、高温で処理を施した方がドライエッチに対
する耐性が向上するためである。また、この場合、光照
射によって耐熱性は充分向上しているから、２００℃の
加熱によってレジストパターンに変形はみられない。
以上説明したように、レジストパターンにＵｖまたはＤ
ｅｅｐ ＵＶ光照射後に、この光照射によって高められ
たレジストのフロー温度には達しないがこれに至近の高
温でベークを施すことにより、レジストパターンの耐熱
性、耐ドライエツチ性を顕著に向上させることができる
。
ｅｅｐ ＵＶ光照射後に、この光照射によって高められ
たレジストのフロー温度には達しないがこれに至近の高
温でベークを施すことにより、レジストパターンの耐熱
性、耐ドライエツチ性を顕著に向上させることができる
。
第１図はこの発明にかかる配線パターンの形成工程を示
す工程図、第２図は一実施例の配線パターンの断面図、
第３図は配線パターンの断面図、第４図は従来の配線パ
ターンの形成工程を示す工程図である。
す工程図、第２図は一実施例の配線パターンの断面図、
第３図は配線パターンの断面図、第４図は従来の配線パ
ターンの形成工程を示す工程図である。
Claims (1)
- 半導体基板上にフォトレジスト液を塗着し露光および現
像により形成されたフォトレジストパターンに紫外線光
または遠紫外線光を照射し露光を施す工程と、上記露光
によってフロー温度が高められたフォトレジスト層のフ
ロー温度に至近かつフロー温度には達しない高温度に加
熱を施す工程を具備してフォトレジスト層を硬化させる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299587A JPS63220523A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299587A JPS63220523A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220523A true JPS63220523A (ja) | 1988-09-13 |
Family
ID=12930506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299587A Pending JPS63220523A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220523A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250006A (ja) * | 1989-03-24 | 1990-10-05 | Fujitsu Ltd | レジストの剥離方法 |
| WO1991016724A1 (en) * | 1990-04-23 | 1991-10-31 | Tadahiro Ohmi | Resist processing device, resist processing method and resist pattern |
| JPH0669119A (ja) * | 1992-06-18 | 1994-03-11 | Internatl Business Mach Corp <Ibm> | 感光性ポリイミド・パターンの線幅保持方法 |
| US7799515B2 (en) | 2002-04-04 | 2010-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device, and developing apparatus using the method |
-
1987
- 1987-03-10 JP JP5299587A patent/JPS63220523A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250006A (ja) * | 1989-03-24 | 1990-10-05 | Fujitsu Ltd | レジストの剥離方法 |
| WO1991016724A1 (en) * | 1990-04-23 | 1991-10-31 | Tadahiro Ohmi | Resist processing device, resist processing method and resist pattern |
| US5516626A (en) * | 1990-04-23 | 1996-05-14 | Tadahiro Ohmi | Resist processing method |
| JPH0669119A (ja) * | 1992-06-18 | 1994-03-11 | Internatl Business Mach Corp <Ibm> | 感光性ポリイミド・パターンの線幅保持方法 |
| US7799515B2 (en) | 2002-04-04 | 2010-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device, and developing apparatus using the method |
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