JPS6319895B2 - - Google Patents
Info
- Publication number
- JPS6319895B2 JPS6319895B2 JP55059159A JP5915980A JPS6319895B2 JP S6319895 B2 JPS6319895 B2 JP S6319895B2 JP 55059159 A JP55059159 A JP 55059159A JP 5915980 A JP5915980 A JP 5915980A JP S6319895 B2 JPS6319895 B2 JP S6319895B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interrupt processing
- specific
- computer
- processing program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 description 21
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000009529 body temperature measurement Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Description
本発明は、パーソナルコンピユータ或はプログ
ラマブル電卓と呼ばれる電子式計算機の割込み処
理に係り、特には周辺装置または該周辺装置制御
用の外付け制御装置に記憶される命令によつて割
込みの種別を計算機本体側に指示する構成とした
電子式計算機を提供するものである。 割込み処理とは、CPUが与えられたある命令
を実行している途中で割込みの要求が発生した場
合に、上記実行中の命令の終了直後、割込み処理
ルーチンにて実行される処理のことであり、殆ん
どの場合、周辺装置から割込みの要求が発生す
る。例えば、周辺装置の一つであるフロツピイデ
イスク装置が、計算機本体側の命令実行途中で割
込み信号を発生させた場合、CPUは、現在実行
中の命令の終了後、上記フロツピイデイスク装置
の制御部に予め記憶されている割込み処理ルーチ
ンに基づいて割込み処理を行う。この種の割込み
は、入出力制御システム（以下「IOCS」という）
を実現する上で必要なものである。また、割込み
利用方法としては他に、周辺装置または外部回路
より発生する割込み信号によつて、計算機使用者
が通常使用できるプログラミング言語によつて設
定された割込み処理を行わせるものがある。 したがつて、上記２種類の割込み処理（すなわ
ち、周辺装置のIOCSに必要とする割込み処理と、
計算機使用者が必要とする割込み処理）を行う構
成とした計算機に於ては、該両者を区別する必要
がある。 従来は、周辺装置を接続する箇所を固定的に決
めておき、本体側はどの接続箇所からの割込み要
求なのかを判別することによつて上記区別を行つ
ていた。しかし、このような従来の方法では、計
算機本体の設計当初より接続できる周辺装置の使
用方法が限定されてしまつて柔軟性に乏しいもの
となるという問題点があつた。 本発明は、周辺装置または該周辺装置制御用の
外付け制御装置に記憶させる命令によつて割込み
の種別を本体側に指示できる構成を提供すること
により、上述の問題点を解決したものである。 すなわち、本発明は複数の周辺装置が接続さ
れ、前記周辺装置の一より入力される割込み信号
に基づいて当該周辺装置側に保持した所定割込み
処理プログラムを実行する電子式計算機におい
て、 前記計算機に使用者が任意に設定した特定の割
込み処理プログラムを保持させ、 上記周辺装置中の特定の装置からの割込みで前
記計算機側に保持した特定の割込み処理プログラ
ムを実行させるため、前記特定の周辺装置の保持
する割込処理プログラムとして前記計算機側の所
定フラグをON（又はOFF）設定させるための特
定命令を保持させ、該特定の装置からの割込み時
に当該装置の保持する特定命令の実行により計算
機側の所定フラグをON（又はOFF）設定させる
と共に計算機のフラグ状態のON（又はOFF）検
出に基づき計算機側の保持する特定の割込み処理
プログラムを実行させるようにした電子式計算機
の割込み方法したものであり、これにより簡単に
２種の割込み処理を区別できる。 以下、実施例に基づいて本発明を詳細に説明す
る。 一例として、温度を測定し、該温度が所定値変
化すれば割込み信号を発生させる周辺装置を計算
機本体に接続した場合に於て、該周辺装置から割
込み信号が発生すれば、現在実行中の処理を中止
させてそのときの測定温度を表示させる処理を、
計算機使用者の必要とする割込み処理として行わ
せる場合を考える。なお、上記「現在実行中の処
理」は、温度測定と関係があつてもよいし、なく
てもよい。 第１図は、本発明の一実施例の概略構成を示す
ブロツク図である。 図に於て、１はマイクロプロセツサ（CPU）、
２は読み出し書き込み可能なメモリ（RAM）、
３は読み出し専用メモリ（ROM）、４は入出力
インターフエース（Ｉ／Ｏ）である。また、１
１，１２，…，１８は、それぞれ周辺装置の入出
力制御装置であり、例えばプリンタやフロツピイ
デイスク装置を制御する場合に使用されるが、そ
の内の一つの入出力制御装置は、該装置よりの割
込み信号に応じて、使用者が設定した割込み処理
が実行されるものである。前述の例によれば、そ
の入出力制御装置によつて制御される周辺装置に
は、温度を測定するセンサ等が付属していること
になる。以下、１８を、その入出力制御装置とし
て説明を進める。５はデコーダであり、入出力イ
ンターフエース４より出力される３ビツトのコー
ド（周辺装置番号コード）を解読し、何れかの入
出力制御装置にチツプセレクト信号を出力する。
CS1，CS2，…CS8は各チツプセレクト信号を示
す。また、各入出力制御装置から割込み信号が入
出力インターフエース４へ出力される。I1，I2，
…，I8は各割込み信号を示す。６はオアゲートで
あり、入出力制御装置１１，…，１８の何れかよ
り割込み信号が出力されれば、CPU１へ割込み
信号INTを出力する。CPU１、RAM２、ROM
３、入出力インターフエース４及び入出力制御装
置１１，…，１８は、それぞれアドレスバス７、
データバス８及びコントロールバス９にて連絡し
ている。 なお、入出力制御装置１１，１２，…，１８は
計算機本体の外部に存在するものであり、本体と
はコネクタにて接続されている。 第２図は、CPU１が割込み処理を行う場合の
手順を示すフローチヤートである。 割込み処理を行う場合は、先ず各レジスタの内
容を待避させた後、どの入出力制御装置から割込
み信号が出力されているかを入出力インターフエ
ース４より読み取り、その入出力制御装置へチツ
プセレクト信号を出力する。各入出力制御装置に
はROM又はRAMが内蔵されており、すべて同
一アドレスの関係をもつていて、各ROM又は
RAMには割込み処理を行わせる命令が予め記憶
されている。したがつて、その後、デコーダ５よ
り出力されたチツプセレクト信号によつて指定さ
れた入出力制御装置（すなわち、割込みを要求し
た入出力制御装置）のROMに記憶されている命
令に従つて割込み処理が実行される。上記割込み
処理の終了後、待避させていた各レジスタの内容
を復帰させ、再び割込み処理前に実行していた処
理を続行する。 第８番目の入出力制御装置１８に内蔵されてい
るROM又はRAMに記憶されている割込み処理
命令は、第３図２に示す如く、フラグＦ１（第１
図に示すRAM２内に設けられている）のセツト
命令である。したがつて、この第８番目の入出力
制御装置１８より割込みの要求が発生した場合
に、第２図に示す手順中の「割込み処理」にて実
行される処理は、「Ｆ１のセツト処理」となる。
そして、このフラグＦ１は、その割込み要求が操
作者の指定している割込み処理を行うための割込
み要求であることを示すものである。 一方、周辺装置のIOCSとして割込みが必要な
場合に、入出力制御装置のROM又はRAMに記
憶させる命令は、第３図１に示す如きものとな
る。したがつて、周辺装置のIOCSとして必要な
割込みの要求があつた場合には、第２図の「割込
み処理｝にて、「Ｆ１のリセツト」と「IOCSに必
要な所定の処理」とが実行される。 下記第１表は、操作者が設定したプログラムの
一例を示すものである。
ラマブル電卓と呼ばれる電子式計算機の割込み処
理に係り、特には周辺装置または該周辺装置制御
用の外付け制御装置に記憶される命令によつて割
込みの種別を計算機本体側に指示する構成とした
電子式計算機を提供するものである。 割込み処理とは、CPUが与えられたある命令
を実行している途中で割込みの要求が発生した場
合に、上記実行中の命令の終了直後、割込み処理
ルーチンにて実行される処理のことであり、殆ん
どの場合、周辺装置から割込みの要求が発生す
る。例えば、周辺装置の一つであるフロツピイデ
イスク装置が、計算機本体側の命令実行途中で割
込み信号を発生させた場合、CPUは、現在実行
中の命令の終了後、上記フロツピイデイスク装置
の制御部に予め記憶されている割込み処理ルーチ
ンに基づいて割込み処理を行う。この種の割込み
は、入出力制御システム（以下「IOCS」という）
を実現する上で必要なものである。また、割込み
利用方法としては他に、周辺装置または外部回路
より発生する割込み信号によつて、計算機使用者
が通常使用できるプログラミング言語によつて設
定された割込み処理を行わせるものがある。 したがつて、上記２種類の割込み処理（すなわ
ち、周辺装置のIOCSに必要とする割込み処理と、
計算機使用者が必要とする割込み処理）を行う構
成とした計算機に於ては、該両者を区別する必要
がある。 従来は、周辺装置を接続する箇所を固定的に決
めておき、本体側はどの接続箇所からの割込み要
求なのかを判別することによつて上記区別を行つ
ていた。しかし、このような従来の方法では、計
算機本体の設計当初より接続できる周辺装置の使
用方法が限定されてしまつて柔軟性に乏しいもの
となるという問題点があつた。 本発明は、周辺装置または該周辺装置制御用の
外付け制御装置に記憶させる命令によつて割込み
の種別を本体側に指示できる構成を提供すること
により、上述の問題点を解決したものである。 すなわち、本発明は複数の周辺装置が接続さ
れ、前記周辺装置の一より入力される割込み信号
に基づいて当該周辺装置側に保持した所定割込み
処理プログラムを実行する電子式計算機におい
て、 前記計算機に使用者が任意に設定した特定の割
込み処理プログラムを保持させ、 上記周辺装置中の特定の装置からの割込みで前
記計算機側に保持した特定の割込み処理プログラ
ムを実行させるため、前記特定の周辺装置の保持
する割込処理プログラムとして前記計算機側の所
定フラグをON（又はOFF）設定させるための特
定命令を保持させ、該特定の装置からの割込み時
に当該装置の保持する特定命令の実行により計算
機側の所定フラグをON（又はOFF）設定させる
と共に計算機のフラグ状態のON（又はOFF）検
出に基づき計算機側の保持する特定の割込み処理
プログラムを実行させるようにした電子式計算機
の割込み方法したものであり、これにより簡単に
２種の割込み処理を区別できる。 以下、実施例に基づいて本発明を詳細に説明す
る。 一例として、温度を測定し、該温度が所定値変
化すれば割込み信号を発生させる周辺装置を計算
機本体に接続した場合に於て、該周辺装置から割
込み信号が発生すれば、現在実行中の処理を中止
させてそのときの測定温度を表示させる処理を、
計算機使用者の必要とする割込み処理として行わ
せる場合を考える。なお、上記「現在実行中の処
理」は、温度測定と関係があつてもよいし、なく
てもよい。 第１図は、本発明の一実施例の概略構成を示す
ブロツク図である。 図に於て、１はマイクロプロセツサ（CPU）、
２は読み出し書き込み可能なメモリ（RAM）、
３は読み出し専用メモリ（ROM）、４は入出力
インターフエース（Ｉ／Ｏ）である。また、１
１，１２，…，１８は、それぞれ周辺装置の入出
力制御装置であり、例えばプリンタやフロツピイ
デイスク装置を制御する場合に使用されるが、そ
の内の一つの入出力制御装置は、該装置よりの割
込み信号に応じて、使用者が設定した割込み処理
が実行されるものである。前述の例によれば、そ
の入出力制御装置によつて制御される周辺装置に
は、温度を測定するセンサ等が付属していること
になる。以下、１８を、その入出力制御装置とし
て説明を進める。５はデコーダであり、入出力イ
ンターフエース４より出力される３ビツトのコー
ド（周辺装置番号コード）を解読し、何れかの入
出力制御装置にチツプセレクト信号を出力する。
CS1，CS2，…CS8は各チツプセレクト信号を示
す。また、各入出力制御装置から割込み信号が入
出力インターフエース４へ出力される。I1，I2，
…，I8は各割込み信号を示す。６はオアゲートで
あり、入出力制御装置１１，…，１８の何れかよ
り割込み信号が出力されれば、CPU１へ割込み
信号INTを出力する。CPU１、RAM２、ROM
３、入出力インターフエース４及び入出力制御装
置１１，…，１８は、それぞれアドレスバス７、
データバス８及びコントロールバス９にて連絡し
ている。 なお、入出力制御装置１１，１２，…，１８は
計算機本体の外部に存在するものであり、本体と
はコネクタにて接続されている。 第２図は、CPU１が割込み処理を行う場合の
手順を示すフローチヤートである。 割込み処理を行う場合は、先ず各レジスタの内
容を待避させた後、どの入出力制御装置から割込
み信号が出力されているかを入出力インターフエ
ース４より読み取り、その入出力制御装置へチツ
プセレクト信号を出力する。各入出力制御装置に
はROM又はRAMが内蔵されており、すべて同
一アドレスの関係をもつていて、各ROM又は
RAMには割込み処理を行わせる命令が予め記憶
されている。したがつて、その後、デコーダ５よ
り出力されたチツプセレクト信号によつて指定さ
れた入出力制御装置（すなわち、割込みを要求し
た入出力制御装置）のROMに記憶されている命
令に従つて割込み処理が実行される。上記割込み
処理の終了後、待避させていた各レジスタの内容
を復帰させ、再び割込み処理前に実行していた処
理を続行する。 第８番目の入出力制御装置１８に内蔵されてい
るROM又はRAMに記憶されている割込み処理
命令は、第３図２に示す如く、フラグＦ１（第１
図に示すRAM２内に設けられている）のセツト
命令である。したがつて、この第８番目の入出力
制御装置１８より割込みの要求が発生した場合
に、第２図に示す手順中の「割込み処理」にて実
行される処理は、「Ｆ１のセツト処理」となる。
そして、このフラグＦ１は、その割込み要求が操
作者の指定している割込み処理を行うための割込
み要求であることを示すものである。 一方、周辺装置のIOCSとして割込みが必要な
場合に、入出力制御装置のROM又はRAMに記
憶させる命令は、第３図１に示す如きものとな
る。したがつて、周辺装置のIOCSとして必要な
割込みの要求があつた場合には、第２図の「割込
み処理｝にて、「Ｆ１のリセツト」と「IOCSに必
要な所定の処理」とが実行される。 下記第１表は、操作者が設定したプログラムの
一例を示すものである。
【表】
Claims (1)
- 【特許請求の範囲】 １ 複数の周辺装置が接続され、前記周辺装置の
一より入力される割込み信号に基づいて当該周辺
装置側に保持した所定割込み処理プログラムを実
行する電子式計算機において、 前記計算機に使用者が任意に設定した特定の割
込み処理プログラムを保持させ、上記周辺装置中
の特定の装置からの割込みで前記計算機側に保持
した特定の割込み処理プログラムを実行させるた
め、前記特定の周辺装置の保持する割込処理プロ
グラムとして前記計算機側の所定フラグをON
（又はOFF）設定させるための特定命令を保持さ
せ、該特定の装置からの割込み時に当該装置の保
持する特定命令の実行により計算機側の所定フラ
グをON（又はOFF）設定させると共に計算機の
フラグ状態のON（又はOFF）検出に基づき計算
機側の保持する特定の割込み処理プログラムを実
行させるようにした電子式計算機の割込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5915980A JPS56155451A (en) | 1980-04-30 | 1980-04-30 | Electronic computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5915980A JPS56155451A (en) | 1980-04-30 | 1980-04-30 | Electronic computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155451A JPS56155451A (en) | 1981-12-01 |
| JPS6319895B2 true JPS6319895B2 (ja) | 1988-04-25 |
Family
ID=13105300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5915980A Granted JPS56155451A (en) | 1980-04-30 | 1980-04-30 | Electronic computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56155451A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157953A (ja) * | 1985-12-28 | 1987-07-13 | Honda Motor Co Ltd | 異常検知機能を備えたマイクロコンピユ−タ |
| JPH0691151B2 (ja) * | 1987-11-27 | 1994-11-14 | 富士電機株式会社 | 半導体ウエハ搬送機器のウエハセンタリング位置決め装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518718A (en) * | 1978-07-24 | 1980-02-09 | Toshiba Corp | Interruption system for specific program |
-
1980
- 1980-04-30 JP JP5915980A patent/JPS56155451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518718A (en) * | 1978-07-24 | 1980-02-09 | Toshiba Corp | Interruption system for specific program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56155451A (en) | 1981-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3210466B2 (ja) | Ｃｐｕコア、該ｃｐｕコアを有するａｓｉｃ、及び該ａｓｉｃを備えたエミュレーションシステム | |
| JPH02235156A (ja) | 情報処理装置 | |
| JPS6218936B2 (ja) | ||
| JPS645330B2 (ja) | ||
| JPH07120338B2 (ja) | 共同プロセッサによる命令の実行をデータプロセッサが調整する方法および該データプロセッサ | |
| JPS6319895B2 (ja) | ||
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| JPS5938870A (ja) | 電子式計算機 | |
| JPS62197831A (ja) | デ−タ処理装置 | |
| JP3323341B2 (ja) | エミュレーション用プロセッサおよびそれを搭載したエミュレータ | |
| JPS6148741B2 (ja) | ||
| JPS59142610A (ja) | ストア−ド・プログラム式制御装置 | |
| JPS6225213B2 (ja) | ||
| JP2520173B2 (ja) | プログラマブルコントロ―ラのビット演算プロセッサ | |
| JPH01125633A (ja) | マルチプロセッサシステムのデバッグ法 | |
| JPS62130427A (ja) | メモリリ−ド／ライト方式 | |
| JPH0426913Y2 (ja) | ||
| JPH0467215B2 (ja) | ||
| JPS61101865A (ja) | マルチマイクロプロセツサシステム | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPH04262430A (ja) | マイクロプロセッサ | |
| JPS6211744B2 (ja) | ||
| JPS6156820B2 (ja) | ||
| JPS63126007A (ja) | プログラマブル・コントロ−ラ | |
| JPH06161886A (ja) | コンピュータシステム |