JP2520173B2 - プログラマブルコントロ―ラのビット演算プロセッサ - Google Patents
プログラマブルコントロ―ラのビット演算プロセッサInfo
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Description
用命令プロセッサと分担してシーケンス命令を実行する
ビット演算プロセッサに関する。
令の高速処理を目的として演算処理速度の速いビット演
算プロセッサと、中央演算処理プロセッサを使用した応
用命令プロセッサ(以下CPUと称す)とで、シーケンス
命令をその種類毎に分担して演算実行している。ビット
演算プロセッサは接点の導通/非導通(オン/オフ)状
態の読出し命令や制定処理命令などのビット演算命令を
実行する。CPUはビット演算処理以外の処理の動作命令
(応用命令)を実行する。
リから読出されたシーケンス命令はビット演算プロセッ
サにおいてシーケンス命令の種類の識別がなされる。
令がビット演算命令であることが検出されたときは、ビ
ット演算プロセッサがこのビット演算命令を実行する。
識別の結果、シーケンス命令がビット演算命令ではない
ことが検出されるとビット演算プロセッサからCPUに対
して命令実行権が引き渡される。CPUはプログラムメモ
リから同一のシーケンス命令を読出し、このシーケンス
命令が応用命令であることを識別確認した後、この応用
命令を実行する。
ーケンス命令の種類の識別をCPUおよびビット演算プロ
セッサにおいてそれぞれ行うので、2度手間の識別処理
を行うという不具合があった。
演算プロセッサ側でシーケンス命令の識別を行って、そ
の識別結果に基きCPUに対してシーケンス命令の実行/
非実行の指示を行うことにより、シーケンス命令の識別
回数を1回とするようにしたプログラマブルコントロー
ラ(特願平1−23817号)の提案を行っている。
前ステップの応用命令で設定された接点51の新規導通状
態に基き、実行/非実行が定まる応用命令(前条件命令
と称す)53があり、ユーザ(使用者)はシーケンス命令
の作成時にこの前条件命令(第5図参照)の中に接点の
接点番号およびこの接点の新規に設定された導通状態の
読取りを指示する旨の命令語を挿入しなければならなか
った。このため、上記提案には前条件命令の作成につい
てユーザの負担が大きいという、なお改善すべき余地が
あった。
規接点の導通状態に基き、実行/非実行を決定する命令
については、応用命令プロセッサ(CPU)に対する接点
メモリからの導通/非導通状態の読出し命令を不要とす
ることによりシーケンス命令の長さを短縮し、ユーザの
命令作成に関わる負担を軽減することが可能なプログラ
マブルコントローラのビット演算プロセッサを提供する
ことにある。
象のシーケンス命令が、新規接点条件を設定するための
新規条件応用命令であるか、既に設定された該新規接点
条件により応用命令プロセッサの実行または非実行を定
める前条件応用命令であるかを識別して分類する応用命
令分類手段と、該応用命令分類手段により分類された前
記新規条件応用命令に基づき、新たな新規接点条件を算
出する演算手段と、該演算手段により算出された前記新
規接点条件を更新記憶する記憶手段と、前記応用命令分
類手段が、前記実行対象のシーケンス命令を前条件応用
命令と分類したときには、前記記憶手段から読出した前
記新規接点条件に基づき、当該シーケンス命令の前記応
用命令プロセッサでの実行または非実行を判定する判定
手段を備え、前記応用命令分類手段は、前記新規条件応
用命令が前記演算手段で演算できないオペランド等を含
む新規条件応用命令であることを判別する手段を含み、
該判別手段の判別に応じて前記応用命令プロセッサに前
記新規接点条件の算出を指示する指示手段と、前記応用
命令プロセッサから算出された前記新規接点条件を入力
して前記記憶手段に書き込む書き込み手段とを具えたこ
とを特徴とする。
は演算手段により算出され、記憶手段に自動的に記憶さ
れる。前条件応用命令の応用命令プロセッサによる実行
/非実行は、記憶手段の記憶情報に基いて、ビット演算
プロセッサの処理段階で判定手段により判定される。
サにより接点メモリから前条件を読出す処理およびこの
処理を応用演算プロセッサに実行させるプログラム命令
が不要となる。
算プロセッサでは処理できないオペランドを含む新規条
件応用命令は応用命令プロセッサにより実行した後、算
出された新規接点条件を、書き込み手段により記憶手段
に記憶するようにしたので、多種多様なオペランドを新
規条件応用命令の中に用いることができる。
る。
主要部の回路構成を示す。
の応用命令の中の新規接点条件の演算,新規接点条件の
ラッチ回路13への書き込みを行う。新規接点条件の書き
込みに際してビット演算部11は新規接点条件を示すオン
/オフの信号とともに書き込みタイミングを示すクロッ
ク信号を出力する。
フロップが一例として用いられており、クロック信号を
受信したときにD端子に入力したオン/オフの新規接点
条件をQ端子から保持出力する。ラッチ回路13はリセッ
ト信号の入力でQ端子から保持出力している信号レベル
をオフ状態に初期値化する。リード/ライトコントロー
ル部12は後述の中央演算処理プロセッサ(CPU)1から
上記新規接点条件を受信したときに、ラッチ回路13に新
規接点条件を書き込む。
おいてはビット演算部11により算出される。オア回路1
6,17はビット演算部11またはリードライトコントロール
部12のいずれか一方から出力される新規接点条件および
クロック信号をラッチ回路13に転送する。
命令分類部15から受信したシーケンス命令の分類および
識別の結果を示す信号に基き、CPU1のシーケンス命令の
実行/非実行を判定する。
路13に記憶された前条件、すなわち新規接点条件が参酌
される。
ルコントローラについて説明しておく。
ローラの概略のシステム構成を示す。
メモリ3,シーケンスデータメモリ4が共通バス5に接続
されている。
求信号を受信した後、シーケンスプログラムメモリ3に
記憶された実行対象のシーケンス命令を演算実行する。
されたシーケンスプログラムを記憶する。シーケンスプ
ログラムはローダと呼ばれるプログラム入力装置(不図
示)から入力され、CPU1の動作制御の基にシーケンスプ
ログラムメモリ3に書き込まれる。
点の導通/非導通情報を記憶する。なおこの接点の導通
情報にはプログラマブルコントローラの制御対象となる
電子機器から送られる情報と、シーケンス命令の演算に
より定める情報とがある。
算部11,リードライトコントロール部12,ラッチ回路13お
よび応用命令実行/非実行判定部14をチップ化したもの
である。応用命令分類部15にはデコーダを用いて、シー
ケンス命令のコードを規定のコードと比較(デコード)
することにより、後述の命令を検出する。またシーケン
ス命令が応用命令かビット演算命令かの分類を行う。応
用命令分類部15により検出する命令は新規条件命令と前
条件命令である。新規条件命令は接点に導通/非導通条
件を新規に設定するための応用命令である。
導通条件によりCPU1の実行/非実行が定まる命令であ
り、この新規条件命令は前条件命令に一番近い前ステッ
プに位置することが条件となる。
が設定されたとき、この導通条件が、例えば、導通(オ
ン)のときはCPU1により前条件命令が実行され、導通条
件がオフのときは上記前条件命令は実行されない。
を第3図に示すフローチャートに従って説明する。
手順を示す。
示)により実行の対象のシーケンス命令がシーケンスプ
ログラムメモリ3から読出される(ステップS1)。応用
命令分類部15はこのシーケンス命令をデコードすること
により命令の種類を識別する。応用命令分類部15からの
検出信号によりシーケンス命令がビット演算命令である
ことをビット演算プロセッサ本体2のビット演算部11が
検知すると、ビット演算部11がこのビット演算命令を実
行する(ステップS2→S10→S11)。
命令が新規条件の応用命令であることをビット演算部11
が検知すると、ビット演算部11はリセット信号を出力し
てラッチ回路13をリセットする。また、この応用命令の
実行の指示が応用命令実行/非実行判定部14からCPU1へ
送信される(ステップS22)。
命令が実行され、演算の結果、算出された新規条件がCP
U1によりシーケンスデータメモリ4に書き込まれる。
演算部11でも新規条件の算出が行われ、算出結果がラッ
チ回路13に保持記憶される(ステップS24)。
U1がシーケンスデータメモリ4に書き込むようにしても
よい。この場合はCPU1からの指示によりリードライトコ
ントロール部12がラッチ回路13に保持されている新規接
点条件を読出し、CPU1に転送する。
は、応用命令分類部15からの検出信号に応じて応用命令
部実行/非実行判定部14はラッチ回路13に保持記憶され
ている前条件を読出す。
上記前条件の内容、すなわち、接点状態が導通/非導通
かによりCP1の実行の有無を決定する(ステップS25→S2
6)。
る(ステップS27,S28)。
コントローラが実行する場合、ビット演算プロセッサ10
0の指示により接点51に対する新規条件の応用条件がCU1
により実行され、シーケンスデータメモリ4に接点51の
接点条件が書き込まれる。このとき、この接点条件と同
じ条件がビット演算プロセッサ100のラッチ回路13に保
持される。次の前条件応用命令で、ビット演算プロセッ
サ100のラッチ回路13の保持情報に基いて判定部14がCPU
1に対して、この前条件命令の実行/非実行を指示す
る。
ロセッサ100により読出されたときは、ラッチ回路13の
保持内容がリセットされた後に、ビット演算部11により
算出された接点52の接点条件がラッチ回路11に保持され
る。以下、前条件の読出しに応じて、上述と同様にラッ
チ回路13の保持情報が前条件命令の実行/非実行の判定
に用いられる。このため、前条件の応用命令については
CPU1はシーケンスデータメモリ4から前条件を読出す必
要はなく、この処理時間だけ、従来よりも前条件の応用
命令の演算処理時間が短縮される。
および前条件の応用命令がある毎に、上述の手順が繰り
返し実行されるので、シーケンスプログラムを処理する
時間が大幅に短縮されることは明らかである。
を命令する挿入作成するというオペレータの処理を不要
となるのでシーケンスプログラムの作成労力を軽減する
ことも可能となる。
をビット演算部11で演算している。けれどもビット演算
部11では処理できない命令、例えばインデックスをオペ
ランドとして新規条件の応用命令に用いたい場合は、応
用命令分類部15(判定手段)のデコードによりインデッ
クスを含む命令を識別し、判定部14(指示手段)の指示
によりCPU1に新規条件命令を実行させる。
トコントロール部12に送信し、リードライドコントロー
ル部12(書き込み手段)により新規接点条件の演算結果
をラッチ回路13に書き込むようにする。
ようにラッチ回路13の記憶情報に基いて判定部14により
行う。
を示しているが、ビット演算部11,リードライトコント
ロール部12,ラッチ回路13,応用命令実行/非実行判定
部,応用命令分類部15,オア回路16およびオア回路17を
ソフトウェア(システムプログラム)で構成し、論理演
算素子(ALU)によりこのソフトウェアを実行するよう
にしてもよいことは言うまでもない。
条件命令による前条件を応用命令プロセッサにより接点
メモリから読出す必要がないので、前条件命令の数が多
い程、シーケンスプログラムの実行時間が従来例よりも
大幅に短縮される。さらには、記憶部に対して応用命令
プロセッサからもアクセス可能となるので、インデック
スをオペランドとして含む前条件命令を実行することが
できるという効果が得られる。
要な回路の構成を示すブロック図、 第2図は本発明実施例のプログラマブルコントローラの
回路構成を示すブロック図、 第3図は第2図に示すビット演算プロセッサ100が実行
する処理の手順を示すフローチャート、 第4図は従来から用いられるシーケンスプログラムの一
例を示す説明図、 第5図は第4図に示すシーケンスプログラムに用いられ
るシーケンス命令の内容を示す説明図である。 1……CPU、 2……ビット演算プロセッサ(B.P)、 3……シーケンスプログラムメモリ、 4……シーケンスデータメモリ、 11……ビット演算部、 12……リード/ライトコントロール部、 13……ラッチ回路、 14……判定部、 15……応用命令分類部。
Claims (1)
- 【請求項1】実行対象のシーケンス命令が、新規接点条
件を設定するための新規条件応用命令であるか、既に設
定された該新規接点条件により応用命令プロセッサの実
行または非実行を定める前条件応用命令であるかを識別
して分類する応用命令分類手段と、 該応用命令分類手段により分類された前記新規条件応用
命令に基づき、新たな新規接点条件を算出する演算手段
と、 該演算手段により算出された前記新規接点条件を更新記
憶する記憶手段と、 前記応用命令分類手段が、前記実行対象のシーケンス命
令を前条件応用命令と分類したときには、前記記憶手段
から読出した前記新規接点条件に基づき、当該シーケン
ス命令の前記応用命令プロセッサでの実行または非実行
を判定する判定手段を備え、 前記応用命令分類手段は、前記新規条件応用命令が前記
演算手段で演算できないオペランド等を含む新規条件応
用命令であることを判別する手段を含み、 該判別手段の判別に応じて前記応用命令プロセッサに前
記新規接点条件の算出を指示する指示手段と、 前記応用命令プロセッサから算出された前記新規接点条
件を入力して前記記憶手段に書き込む書き込み手段と を備えたことを特徴とするプログラマブルコントローラ
のビット演算プロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1175740A JP2520173B2 (ja) | 1989-07-10 | 1989-07-10 | プログラマブルコントロ―ラのビット演算プロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1175740A JP2520173B2 (ja) | 1989-07-10 | 1989-07-10 | プログラマブルコントロ―ラのビット演算プロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0341502A JPH0341502A (ja) | 1991-02-22 |
JP2520173B2 true JP2520173B2 (ja) | 1996-07-31 |
Family
ID=16001423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1175740A Expired - Lifetime JP2520173B2 (ja) | 1989-07-10 | 1989-07-10 | プログラマブルコントロ―ラのビット演算プロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2520173B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2525492B2 (ja) * | 1989-12-29 | 1996-08-21 | シャープ株式会社 | プログラマブルコントロ―ラ |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5357382A (en) * | 1976-11-05 | 1978-05-24 | Mitsubishi Electric Corp | Sequencial controller |
JPS6336405A (ja) * | 1986-07-31 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
-
1989
- 1989-07-10 JP JP1175740A patent/JP2520173B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0341502A (ja) | 1991-02-22 |
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