JPH0148562B2 - - Google Patents
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- Publication number
- JPH0148562B2 JPH0148562B2 JP58059290A JP5929083A JPH0148562B2 JP H0148562 B2 JPH0148562 B2 JP H0148562B2 JP 58059290 A JP58059290 A JP 58059290A JP 5929083 A JP5929083 A JP 5929083A JP H0148562 B2 JPH0148562 B2 JP H0148562B2
- Authority
- JP
- Japan
- Prior art keywords
- dda
- host computer
- interrupt
- condition
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004364 calculation method Methods 0.000 claims description 25
- 230000004913 activation Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000008676 import Effects 0.000 description 3
- 230000004043 responsiveness Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 102000012688 DDA1 Human genes 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 101150044395 dda1 gene Proteins 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
〔発明の利用分野〕
本発明はデイジタル微分解析機（以下DDAと
略称する）に関し、特に、ホスト計算機に接続し
て使用され、DDA自身で割込条件を判定して、
ホスト計算機に対し割込み信号を送出するように
したDDAに関する。 〔発明の背景〕 第１図は、DDA１がホスト計算機２に接続さ
れる一般的な構成を示すもので、DDA１は、ホ
スト計算機２との接続を制御するホストボード
３、全体の制御を行う制御部４およびDDA演算
を行うDDA演算部５を主たる構成要素としてい
る。 第１図の構成では、通常、システムのダイナミ
ツクス解析をDDA１が分担し、他の制御処理機
能をホスト計算機２が分担し、所望のリアルタイ
ム制御システムを構成する。 この場合、DDA演算結果とは、例えばシミユ
レーシヨン（制御）対象プロセスの温度、流量、
圧力などの物理量に対応するものであり、従つて
或る値によつて対応する制御処理をリアルタイム
でフイードバツクせしめる必要が出て来る。 従来、この判定処理は、ホスト計算機側で行な
つていた。その理由は、判定処理は全体値で判定
せねばならないが、DDA演算は増分データを処
理するためである。 この結果、従来は、第２図に示す如き判定処理
をホスト計算機２側で行なつていた。 すなわち、演算データ転送のDDAイニシイエ
イシヨン後、DDA起動をかけ、DDA１からの
DDA演算終了の割込みを持つて、演算結果の取
込みを行い、条件判定を行つて、条件が成立して
いれば処理ルーチンを実行し、条件不成立時は全
ケースの条件判定が完了したか否かチエツクし、
未完了時は再びDDA演算終了の割込みを待つて
演算結果の取込みを実行し、完了時は新たな
DDA起動をかける。 このように、従来は、ホスト計算機が、DDA
演算が終了した段階で、いちいち、DDA演算結
果を取込んで判定処理をする必要があり、処理の
煩雑化、応答性／処理性の低下をきたし、DDA
をリアルタイム制御の一環に組込む際に大きな隘
路となつていた。 〔発明の目的〕 本発明の目的は、ホスト計算機側で行つていた
DDA演算結果による条件判定処理をDDA側で実
現させ、判定結果を容易にホスト計算機に認知さ
せることにより、ホスト計算機側での判定処理を
なくし、応答性／処理性を向上させるデイジタル
微分解析機を提供するにある。 〔発明の概要〕 本発明は、ホスト計算機側で行つていた判定処
理をDDA側で行なわせる為に、DDA演算結果で
ある出力変数の微小増分ΔZとマイクロプログラ
ム中に付加した割込制御ビツトの組合せにより条
件判定処理を行い、判定処理の結果を割込信号に
てホスト計算機に認知させるようにしたものであ
る。 〔発明の実施例〕 第３図は、本発明による割込み処理を採用した
場合の、ホスト計算機側での処理フローを示すも
ので、DDA起動後は、DDA演算の終了或いは割
込条件成立により処理ルーチンの実行を行い、ホ
スト計算機が、DDAから演算結果を取込んで条
件判定を行う処理ステツプが省略されている。第
４図は本発明によるDDAの一実施例を示すもの
で、第１図のDDA演算部５を中心に示している。
DDA演算部５は、DDAのRUN／STOPを制御
する制御部６、動作タイミング信号を生成するタ
イミング回路７、マイクロコード格納メモリ８、
DDA演算用の一次、二次増分データを記憶する
演算メモリ９、DDA演算器１１ オーバフローエラーを検出しDDAを停止せし
めるエラー検出部１０、DDA演算結果であるDZ
（出力増分）データを格納するDZメモリ１３、及
び本発明の特徴部分である割込制御回路１２およ
び割込条件が成立した演算器Noを格納するレジ
スタ１４を主たる構成要素としている。 第５図に本発明で用いるDDAマイクロコード
フオーマツトの一実施例を示す。ここで“IRP”
ビツトを設けた点が大きなポイントとなつてい
る。本ビツトは当該DDA演算器の演算結果を用
いて割込判定処理を行なうか否かを制御するビツ
トである。第４図に於いて該はマイクロコードは
メモリ８に格納しており、メモリ８からマイクロ
コードが読出され、割込制御回路１２の入力信号
１６として与えられる。また割込制御回路１２に
は、当該DDA演算器１１の演算結果であるDZデ
ータ１５が与えられ、第６図に一具体例を示す如
く、演算ゲート２０を介しフリツプフロツプ２１
に記憶されるようになつている。第６図は割込制
御回路１２の具体的な一実施例回路図である。 割込条件が成立すると信号線１８を介してホス
トCPUにこれを報告すると同時にどの演算器で
割込条件が成立したかを記憶させる為、レジスタ
１４に第５図のマイクロコード中の演算器Noフ
イールド（ELNo）を格納しておく。 第７図は第４図の動作タイムチヤートを示して
いる。 尚、DZメモリと割込条件成立の関係について
はDDA演算器のレパートリーとして公知となつ
ているデイシジヨン要素（マスク／ウインドウ／
コンパレータ）の出力増分DZの生成アルゴリズ
ムを想定頂ければ容易に理解できるであろう。例
えば、コンパレータのｙレジスタに条件成立のし
きい値である値を予めセツトしておくことにより
該ｙレジスタ初期値と等しいかそれ以上の入力増
分値（Σdyi）になるとDZデータが“１”として
生成されるしくみである。ところが前記デイシイ
ジヨン要素はDDA演算モデルに多数使用されて
おり、割込判定機能を作動させるか否かを該
“IRP”ビツトとの論理積にて決定する訳である。 〔発明の効果〕 本発明によれば条件成立の、判定処理をDDA
側で行い、判定結果を割込信号にてホスト計算機
に認知させる為、応答性の向上およびホスト計算
機の処理性の向上が期待できる。
略称する）に関し、特に、ホスト計算機に接続し
て使用され、DDA自身で割込条件を判定して、
ホスト計算機に対し割込み信号を送出するように
したDDAに関する。 〔発明の背景〕 第１図は、DDA１がホスト計算機２に接続さ
れる一般的な構成を示すもので、DDA１は、ホ
スト計算機２との接続を制御するホストボード
３、全体の制御を行う制御部４およびDDA演算
を行うDDA演算部５を主たる構成要素としてい
る。 第１図の構成では、通常、システムのダイナミ
ツクス解析をDDA１が分担し、他の制御処理機
能をホスト計算機２が分担し、所望のリアルタイ
ム制御システムを構成する。 この場合、DDA演算結果とは、例えばシミユ
レーシヨン（制御）対象プロセスの温度、流量、
圧力などの物理量に対応するものであり、従つて
或る値によつて対応する制御処理をリアルタイム
でフイードバツクせしめる必要が出て来る。 従来、この判定処理は、ホスト計算機側で行な
つていた。その理由は、判定処理は全体値で判定
せねばならないが、DDA演算は増分データを処
理するためである。 この結果、従来は、第２図に示す如き判定処理
をホスト計算機２側で行なつていた。 すなわち、演算データ転送のDDAイニシイエ
イシヨン後、DDA起動をかけ、DDA１からの
DDA演算終了の割込みを持つて、演算結果の取
込みを行い、条件判定を行つて、条件が成立して
いれば処理ルーチンを実行し、条件不成立時は全
ケースの条件判定が完了したか否かチエツクし、
未完了時は再びDDA演算終了の割込みを待つて
演算結果の取込みを実行し、完了時は新たな
DDA起動をかける。 このように、従来は、ホスト計算機が、DDA
演算が終了した段階で、いちいち、DDA演算結
果を取込んで判定処理をする必要があり、処理の
煩雑化、応答性／処理性の低下をきたし、DDA
をリアルタイム制御の一環に組込む際に大きな隘
路となつていた。 〔発明の目的〕 本発明の目的は、ホスト計算機側で行つていた
DDA演算結果による条件判定処理をDDA側で実
現させ、判定結果を容易にホスト計算機に認知さ
せることにより、ホスト計算機側での判定処理を
なくし、応答性／処理性を向上させるデイジタル
微分解析機を提供するにある。 〔発明の概要〕 本発明は、ホスト計算機側で行つていた判定処
理をDDA側で行なわせる為に、DDA演算結果で
ある出力変数の微小増分ΔZとマイクロプログラ
ム中に付加した割込制御ビツトの組合せにより条
件判定処理を行い、判定処理の結果を割込信号に
てホスト計算機に認知させるようにしたものであ
る。 〔発明の実施例〕 第３図は、本発明による割込み処理を採用した
場合の、ホスト計算機側での処理フローを示すも
ので、DDA起動後は、DDA演算の終了或いは割
込条件成立により処理ルーチンの実行を行い、ホ
スト計算機が、DDAから演算結果を取込んで条
件判定を行う処理ステツプが省略されている。第
４図は本発明によるDDAの一実施例を示すもの
で、第１図のDDA演算部５を中心に示している。
DDA演算部５は、DDAのRUN／STOPを制御
する制御部６、動作タイミング信号を生成するタ
イミング回路７、マイクロコード格納メモリ８、
DDA演算用の一次、二次増分データを記憶する
演算メモリ９、DDA演算器１１ オーバフローエラーを検出しDDAを停止せし
めるエラー検出部１０、DDA演算結果であるDZ
（出力増分）データを格納するDZメモリ１３、及
び本発明の特徴部分である割込制御回路１２およ
び割込条件が成立した演算器Noを格納するレジ
スタ１４を主たる構成要素としている。 第５図に本発明で用いるDDAマイクロコード
フオーマツトの一実施例を示す。ここで“IRP”
ビツトを設けた点が大きなポイントとなつてい
る。本ビツトは当該DDA演算器の演算結果を用
いて割込判定処理を行なうか否かを制御するビツ
トである。第４図に於いて該はマイクロコードは
メモリ８に格納しており、メモリ８からマイクロ
コードが読出され、割込制御回路１２の入力信号
１６として与えられる。また割込制御回路１２に
は、当該DDA演算器１１の演算結果であるDZデ
ータ１５が与えられ、第６図に一具体例を示す如
く、演算ゲート２０を介しフリツプフロツプ２１
に記憶されるようになつている。第６図は割込制
御回路１２の具体的な一実施例回路図である。 割込条件が成立すると信号線１８を介してホス
トCPUにこれを報告すると同時にどの演算器で
割込条件が成立したかを記憶させる為、レジスタ
１４に第５図のマイクロコード中の演算器Noフ
イールド（ELNo）を格納しておく。 第７図は第４図の動作タイムチヤートを示して
いる。 尚、DZメモリと割込条件成立の関係について
はDDA演算器のレパートリーとして公知となつ
ているデイシジヨン要素（マスク／ウインドウ／
コンパレータ）の出力増分DZの生成アルゴリズ
ムを想定頂ければ容易に理解できるであろう。例
えば、コンパレータのｙレジスタに条件成立のし
きい値である値を予めセツトしておくことにより
該ｙレジスタ初期値と等しいかそれ以上の入力増
分値（Σdyi）になるとDZデータが“１”として
生成されるしくみである。ところが前記デイシイ
ジヨン要素はDDA演算モデルに多数使用されて
おり、割込判定機能を作動させるか否かを該
“IRP”ビツトとの論理積にて決定する訳である。 〔発明の効果〕 本発明によれば条件成立の、判定処理をDDA
側で行い、判定結果を割込信号にてホスト計算機
に認知させる為、応答性の向上およびホスト計算
機の処理性の向上が期待できる。
第１図はホスト計算機とDDAが組合せられる
一般的なシステム構成を示す図、第２図は従来技
術を説明する判定処理のフローチヤート、第３図
は本発明になる判定処理の一実施例フローチヤー
ト、第４図は本発明になるDDAのDDA演算部の
一実施例を示すブロツク図、第５図は本発明に用
いられるマイクロコードフオーマツトの一例を示
す図、第６図は第４図に示す割込制御回路の一実
施例回路図、第７図は第４図の動作説明用のタイ
ムチヤートである。 ５……DDA演算部、８……マイクロコード格
納メモリ、１１……DDA演算器、１２……割込
制御回路。
一般的なシステム構成を示す図、第２図は従来技
術を説明する判定処理のフローチヤート、第３図
は本発明になる判定処理の一実施例フローチヤー
ト、第４図は本発明になるDDAのDDA演算部の
一実施例を示すブロツク図、第５図は本発明に用
いられるマイクロコードフオーマツトの一例を示
す図、第６図は第４図に示す割込制御回路の一実
施例回路図、第７図は第４図の動作説明用のタイ
ムチヤートである。 ５……DDA演算部、８……マイクロコード格
納メモリ、１１……DDA演算器、１２……割込
制御回路。
Claims (1)
- １ ホスト計算機に接続され、ホスト計算機から
DDA演算に関するデータを受信し、DDA起動指
令によつてDDA演算を規定するマイクロコード
を順次読出し、DDA演算を実行し、実行終了時、
終了報告をホスト計算機に対して行うようになつ
ているデイジタル微分解析機において、DDA演
算の動作を規定するマイクロコード中に、割込制
御ビツトを付加し、該割込制御ビツトと、DDA
演算結果である出力変数の微小増分との組合せに
より条件判定を行い、条件成立時にホスト計算機
に対して割込信号を出力する割込制御手段を設け
たことを特徴とするデイジタル微分解析機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059290A JPS59184946A (ja) | 1983-04-06 | 1983-04-06 | デイジタル微分解析機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059290A JPS59184946A (ja) | 1983-04-06 | 1983-04-06 | デイジタル微分解析機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59184946A JPS59184946A (ja) | 1984-10-20 |
| JPH0148562B2 true JPH0148562B2 (ja) | 1989-10-19 |
Family
ID=13109100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059290A Granted JPS59184946A (ja) | 1983-04-06 | 1983-04-06 | デイジタル微分解析機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184946A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002149402A (ja) * | 2000-11-14 | 2002-05-24 | Pacific Design Kk | データ処理装置およびその制御方法 |
-
1983
- 1983-04-06 JP JP58059290A patent/JPS59184946A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59184946A (ja) | 1984-10-20 |
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