JPS63177224A - 割込回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、マイクロプロセッサなどに割込信号を供給
する割込回路に関するものである。

〔従来の技術〕

第３図は従来の割込回路の一例を示し、図において、（
１０）〜（１４）及び（３１）はフリップフロップ（以
下、Ｆ／Ｆと称す）、（２０）はプライオリティ−付エ
ンコーダ、（３０）はラッチ素子、（Ｉｏ）〜（Ｉ４）
は割込要因、（４０）は基準クロックＣにを示し、該構
成を備える割込回路は次のようにして動作する。

図示構成の動作について第４図を参照して説明する。割
込要因（Ｉｏ）〜（Ｉ４）のなかで、例えば割込要因（
■。）がアクティブとなると、Ｆ／Ｆ（１０）が動作し
、Ｌｏｗアクティブの信号が、上記Ｆ／Ｆ（１０）より
出力され、プライオリティ−付エンコーダ（２０）に人
力される。

上記プライオリティ−付エンコーダ（２０）は、割込が
発生しことを示す信号を出力すると同時にどの割込要因
かを示すエンコード結果を、Ｆ／Ｆ　（３１）とラッチ
素子（３０）に出力する。しかして、上記Ｆ／Ｆ　（３
１）と上記ラッチ素子（３０）は、基準クロック（４０
）に基いて割込発生信号とエンコード結果をラッチし、
システム内の例えばマイクロプロセッサ（図示省略）な
どへの情報提供を可能にする。

（発明が解決しようとする問題点） 従来の割込回路は、以上のように構成されているので、
割込要因（■。）〜（Ｉ４）が基準クロック（４０）に
非同期の場合、例えば第４図に示すように基準クロック
（４０）が立上がる寸前に割込要因（Ｉｏ）が発生した
場合には過渡状態のエンコード結果をラッチ素子（３０
）がラッチすることにより、誤動作の要因となっていた
。すなわち、割込要因（Ｉｏ）によりエンコード結果（
ＣＢＡ）−（００１）をＦ／Ｆ（３０）にラッチするの
に、結果としては（（：ＢＡ）　−（０１１）をラッチ
し割込要因（Ｉ２）が発生したと見做すことがあり、不
具合となる。

この発明は、上記のような問題点を解消するためになさ
れたもので、割込要因が基準クロックと非同期で入力さ
れたとしても過渡状態を割込情報として誤出力すること
のない割込回路を提供することを目的とする。

（問題点を解決するための手段） この発明に係る割込回路は、エンコーダとラッチ素子と
を同期化する同期化手段を設けたものである。

〔作用〕

この発明における同期化手段によって、ラッチ素子（３
Ｑ）が過渡的なエンコード結果をラッチすることがない
。

（実施例〕 第１図は従来例に対応して示すこの発明の一実施例によ
る回路図で、この第１図において、第２図と同じ符号が
付しであるものは同一あるいは同様な機能を有している
ものであり、しかして（５０）〜（５４）は第２の複数
のフリップフロップ、（６０）はノット素子を示し、基
準クロック（Ｊ（４０）をノット素子（６０）を介して
反転した信号をフリップフロップ（５０）〜（５４）の
クロックとして与える構成とし、その結果、プライオリ
ティ−付エンコーダ（２０）とラッチ素子（３０）とを
同期化する同期化手段を形成するようになされている。

次に動作について第２図のタイミングチャートを参照し
て説明する。割込要因（Ｉｏ）〜（工、）のなかで、例
えば割込要因（１０）がアクティブとなると、Ｆ／Ｆ　
（１０）が動作し、Ｌｏｗアクティブの信号ｂ（出力さ
れ、次段のＦ／Ｆ　（５０）のデータ入力端に入力され
る。

しかして、上記Ｆ／Ｆ（５０）には、基準クロック（４
０）をノット素子（６０）で反転した信号がＧＫ端子に
人力されているため、上記割込要因（Ｉｏ）は基準クロ
ック（４０）の立下がりでラッチされることになり、そ
のラッチ出力はプライオリティ−付エンコーダ（２０）
に人力される。

上記プライオリティ−付エンコーダ（２０）は割込が発
生したことを示す信号を出力すると同時に、どの割込要
因かを示すエンコード結果を出力し、各々Ｆ／Ｆ　（３
１）とラッチ素子（３０）に入力する。上記Ｆ／Ｆ（：
１１）とラッチ素子（３０）は、基準クロック（４０）
で割込発生信号とエンコード結果をラッチし、システム
内の例えばマイクロプロセッサなど（図示省略）への情
報提供を可能とする。すなわち、エンコーダ（２０）の
出力が変化してからＦ／Ｆ　（３０）がそのデータをラ
ッチするのに充分時間があるため従来例のような不具合
は生じない。ここで上記基準クロック（４０）は５０ｔ
ｄｕ　ｔｙの信号を仮定しており、％×（基準クロック
サイクル）の時間内で上記エンコード結果が充分に安定
するように設定されている。また、その時間Ｔは、エン
コーダ（２０）の遅延時間Ｔｄ、　Ｆ／Ｆ（３０）のセ
ットアツプ時間Ｔｓに対してＴ＞　Ｔｄ＋Ｔ、を満たせ
ば、Ｆ／Ｆ（５０）〜（５４）へのクロック信号は基準
クロックＣＫ（４０）の反転信号でなくともよい。

なお、この実施例では、Ｆ／Ｆ　（５０）〜（５４）を
個別のＦ／Ｆで構成して説明したが、複数個内蔵の記憶
素子で構成しても同様の効果があるのは言うまでもない
。また、上記Ｆ／Ｆ　（５０）〜（５４）のＣに人力を
基準クロック（４０）の反転信号として説明したが、Ｆ
／Ｆ　（５０）〜（５４）のＣに人力が立上がってから
ラッチ素子（３０）のＧＫ人力（基準クロック）の立上
がりまでの時間内で、エンコード結果が充分に安定する
なら基準クロックの立下がり以外の任意のクロックとし
ても同様の効果があるのは言うまでもない。　また、こ
の発明は割込要因を５種類として説明したがその以上あ
るいはそれ以下（２個以上）でも同様の効果があるのは
言うまでもない。

（発明の効果〕 以上のようにこの発明によれば、複数個以上の割込要因
をフリップフロップでラッチし、そのラッチ出力を基準
クロックに同期したタイミングでエンコーダに人力して
いるためエンコーダの安定状態をエンコード結果として
ラッチするように構成できるので、安価で精度の高い割
込回路が得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による構成図、第２図は第
１図の各部タイムチャート、第３図は従来例の構成図、
第４図は第３図の各部タイムチャートである。 図において、 （１０）〜（１４）はフリップフロップ、（２０）はプ
ライオリティ−付エンコーダ、（３０）はラッチ素子、 （３１）はフリップフロップ、 （４０）は基準クロック、 （５０）〜（５１）はフリップフロップ、（■。）〜（
■４）は割込要因、 （６０）はノット素子である。 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）複数の割込要因をそれぞれラッチする第１のフリ
   ップフロップと、これらフリップフロップのラッチ出力
   に基いて割込発生信号と要因を示すエンコード結果を出
   力するプライオリティー付エンコーダと、基準クロック
   に基いて上記割込発生信号と割込要因をラッチして出力
   するラッチ素子とを備えた割込回路において、上記エン
   コーダとラッチ素子とを同期化する同期化手段を設けた
   ことを特徴とする割込回路。
2. （２）上記同期化手段は、上記基準クロックを反転する
   ノット素子と、その反転信号に基いて第１のフリップフ
   ロップのラッチ出力をそれぞれラッチして上記エンコー
   ダに出力する第２のフリップフロップとでなることを特
   徴とする特許請求の範囲第１項記載の割込回路。