JPS6027059A - ポ−ト回路 - Google Patents
ポ−ト回路Info
- Publication number
- JPS6027059A JPS6027059A JP58134589A JP13458983A JPS6027059A JP S6027059 A JPS6027059 A JP S6027059A JP 58134589 A JP58134589 A JP 58134589A JP 13458983 A JP13458983 A JP 13458983A JP S6027059 A JPS6027059 A JP S6027059A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- gate
- input
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリー上に割尚てられたホードアドレス部
のＲＡＭ を有効に用いることにより、部品数を削減す
ることができるメモリマソプドＩ１０形式のポート回路
に関するものであるＯ従来例の構成とその問題点 第１図は従来のポート回路の構成図であり、第１図中、
１はデータを伝送するデータノくス、２は前記データバ
ス１のデータをラッチするタイミジグを示すライト信号
、３は前記ライト信号２のタイミングで前記データバス
１のテークをラッチする出力データラソチ、４はデータ
を入出力する入出力端子、５は前記出力データ入力時３
に１０」がラッチされた時ＯＮになシ、前記入出力端子
４をローレベルにする出力ドライバトランジスタ、６は
前記出力データラソチ３に「１」かランチされた時に前
記入出力端子４をノ・イレベルにするプルアンプ抵抗、
７はどのポートを選択するかを決定するポートアドレス
、８は前記データノくス１にテークを出力するタイミン
グを示すリード信号、９はポートのデータをリードする
時、前記入出力端子４のデータをリードするか或いは前
記出力データランチ３にランチした時のデータをリード
するかを選択するターミナル信号、１０はデータを記憶
するデータＲＡＭ、 １１は前記ボーＩ・アドレス７と
前記ワード信号８と前記ターミナル信号９を入力とし、
ポートが選択され入出力端子４のデータをリードする時
にイネーブルとなる第１のゲート、１２は前記ポートア
ドレス７と前記リード信号８と前記ターミナル信号９を
入力とし、ボートが選択され出力データラッチ３にラッ
チした時のデータをリードする時にイネーブルとなる第
２のゲート、１３は前記第１のゲート１１が・ｆネーブ
ルの時に入出力端子４のデータをデータバス１に出力す
る第１のバッファ、１４は前記第２のゲート１２がイネ
ーブルの時に出力データラツナ３のデータをデータバス
１に出力する第２のバ ファ、１５は前記ポートアドレ
スス７と前記リード信号８を入力とし、前記ポートアド
レス７がイネーブルの時に前記データＲＡＭ１０のデー
タをリードすることを禁止する第３のゲート、１６は前
記第３のゲートによりイネーブルされる第３のバッファ
で、前記データＲＡＭ１０のデータをデータバス１に出
力する。
のＲＡＭ を有効に用いることにより、部品数を削減す
ることができるメモリマソプドＩ１０形式のポート回路
に関するものであるＯ従来例の構成とその問題点 第１図は従来のポート回路の構成図であり、第１図中、
１はデータを伝送するデータノくス、２は前記データバ
ス１のデータをラッチするタイミジグを示すライト信号
、３は前記ライト信号２のタイミングで前記データバス
１のテークをラッチする出力データラソチ、４はデータ
を入出力する入出力端子、５は前記出力データ入力時３
に１０」がラッチされた時ＯＮになシ、前記入出力端子
４をローレベルにする出力ドライバトランジスタ、６は
前記出力データラソチ３に「１」かランチされた時に前
記入出力端子４をノ・イレベルにするプルアンプ抵抗、
７はどのポートを選択するかを決定するポートアドレス
、８は前記データノくス１にテークを出力するタイミン
グを示すリード信号、９はポートのデータをリードする
時、前記入出力端子４のデータをリードするか或いは前
記出力データランチ３にランチした時のデータをリード
するかを選択するターミナル信号、１０はデータを記憶
するデータＲＡＭ、 １１は前記ボーＩ・アドレス７と
前記ワード信号８と前記ターミナル信号９を入力とし、
ポートが選択され入出力端子４のデータをリードする時
にイネーブルとなる第１のゲート、１２は前記ポートア
ドレス７と前記リード信号８と前記ターミナル信号９を
入力とし、ボートが選択され出力データラッチ３にラッ
チした時のデータをリードする時にイネーブルとなる第
２のゲート、１３は前記第１のゲート１１が・ｆネーブ
ルの時に入出力端子４のデータをデータバス１に出力す
る第１のバッファ、１４は前記第２のゲート１２がイネ
ーブルの時に出力データラツナ３のデータをデータバス
１に出力する第２のバ ファ、１５は前記ポートアドレ
スス７と前記リード信号８を入力とし、前記ポートアド
レス７がイネーブルの時に前記データＲＡＭ１０のデー
タをリードすることを禁止する第３のゲート、１６は前
記第３のゲートによりイネーブルされる第３のバッファ
で、前記データＲＡＭ１０のデータをデータバス１に出
力する。
以上のように構成されたポート回路路の動作を以下デー
タを出力する峙と、入力する時に分けて説明する。
タを出力する峙と、入力する時に分けて説明する。
〈データ出力時の動作について〉
出力されるデータはデータノくス１で伝送されミライト
信号２のタイミングで出力データラソチ３にラッチされ
る。この時、出力データが「１」であれば、出力データ
ラソチ３の出力によりＯＮ又はＣｌＦＦされる出力ドラ
イノ（トランジスタ５はＯＦ’Ｆになる。するとボート
の入出力端子４はプルアップ抵抗６により）・イレベル
に上けられる。また出力データが「０」であれば、出力
ドライ・くトランジスタ５はＯＮになり、入出力端子４
はローレベルになる。この時、データバス１のデータは
出力データラソチ３のアドレスと同じアドレスを持つデ
ータＲＡＭ１０にもライトされる。
信号２のタイミングで出力データラソチ３にラッチされ
る。この時、出力データが「１」であれば、出力データ
ラソチ３の出力によりＯＮ又はＣｌＦＦされる出力ドラ
イノ（トランジスタ５はＯＦ’Ｆになる。するとボート
の入出力端子４はプルアップ抵抗６により）・イレベル
に上けられる。また出力データが「０」であれば、出力
ドライ・くトランジスタ５はＯＮになり、入出力端子４
はローレベルになる。この時、データバス１のデータは
出力データラソチ３のアドレスと同じアドレスを持つデ
ータＲＡＭ１０にもライトされる。
〈データ入力時の動作について〉
１ず入出力端子４のポートアドレス７がイネーブルの時
にリード信号８がイネーブルになると、第３のゲート１
６はディスエーブルとなり、第３のバッファ１６を閉じ
るのでデータＲＡＭ１０のアークはデータバス１に出力
されない。この時、入出力端子４のデータをリードする
か或いは出力デ−タラツナ３にラッチされているデータ
をリードするかを選択するターミナル信号９かイネ−７
′ルであれば、第１のケート１１がイネ−フルとなり、
第１のバッファ１３を開けるので、データノくス１ｉＣ
は入出力端子４のデータが出力される。逆にターミナル
信号９がディスエーブルであれば、第２のゲート１２が
イネーブルとなり第２０１くソファ１４を開けるので、
データノ（ス１に（／、Ｊ、出力データラッチ３のラッ
チデータが出力される、３次に入出力端子４のポートア
ドレス７がデイスエーフ゛ルの時にリード信号８がイネ
ーブルになると、第１のゲート１１及び第２のゲート１
２はデイスエーフ゛ルされ、第３のゲート１５がイネー
ブルとなる。
にリード信号８がイネーブルになると、第３のゲート１
６はディスエーブルとなり、第３のバッファ１６を閉じ
るのでデータＲＡＭ１０のアークはデータバス１に出力
されない。この時、入出力端子４のデータをリードする
か或いは出力デ−タラツナ３にラッチされているデータ
をリードするかを選択するターミナル信号９かイネ−７
′ルであれば、第１のケート１１がイネ−フルとなり、
第１のバッファ１３を開けるので、データノくス１ｉＣ
は入出力端子４のデータが出力される。逆にターミナル
信号９がディスエーブルであれば、第２のゲート１２が
イネーブルとなり第２０１くソファ１４を開けるので、
データノ（ス１に（／、Ｊ、出力データラッチ３のラッ
チデータが出力される、３次に入出力端子４のポートア
ドレス７がデイスエーフ゛ルの時にリード信号８がイネ
ーブルになると、第１のゲート１１及び第２のゲート１
２はデイスエーフ゛ルされ、第３のゲート１５がイネー
ブルとなる。
この時、第３のバッファ１６が開けられるので、データ
ＲＡＭ１０のデータがデータ／〈ス１に出力される。
ＲＡＭ１０のデータがデータ／〈ス１に出力される。
ところが、以上のような構成では出力データラノチ毎に
第２の〕くソファ１４が必要であり、Δｆ−トの数が多
い場合には部品数が非常に増力１１−るという欠点があ
った。１だ、メモリマツブト形式のポート回路ではポー
トアドレススとＰ］じアドレスを持つＲＡＭ の内部セ
ルをリードづーることカニ常に禁止されていたのでデー
タＲＡＭ の使用効率を下ける原因となっていた０ 発明の目的 本発明は上記の問題点を解消するもので、データＲＡＭ
を有効に使用することによりポート回路の部品数を削
減することができる月−’ート回路を４是供することを
目的とする。
第２の〕くソファ１４が必要であり、Δｆ−トの数が多
い場合には部品数が非常に増力１１−るという欠点があ
った。１だ、メモリマツブト形式のポート回路ではポー
トアドレススとＰ］じアドレスを持つＲＡＭ の内部セ
ルをリードづーることカニ常に禁止されていたのでデー
タＲＡＭ の使用効率を下ける原因となっていた０ 発明の目的 本発明は上記の問題点を解消するもので、データＲＡＭ
を有効に使用することによりポート回路の部品数を削
減することができる月−’ート回路を４是供することを
目的とする。
発明の構成
本発明は、上記の目的を達成するだめ、出力データラッ
チと、データＲＡＭ と人出ツノ端子のデー１りをデー
タバスに出力する第１のノくソファをｆｌｉｌ制御する
第１のゲートと、データＲＡＭ のデータをデータバス
に出力する第２のノくソファをｆｆｉｌＪ御する第２の
ゲートを備えたポート回路であり、データＲＡＭを有効
に使用することにより７Ｊ？一ト回路の音μ品数を削減
することができる。
チと、データＲＡＭ と人出ツノ端子のデー１りをデー
タバスに出力する第１のノくソファをｆｌｉｌ制御する
第１のゲートと、データＲＡＭ のデータをデータバス
に出力する第２のノくソファをｆｆｉｌＪ御する第２の
ゲートを備えたポート回路であり、データＲＡＭを有効
に使用することにより７Ｊ？一ト回路の音μ品数を削減
することができる。
実施例の説明
第２図は本発明の実施例におけるポート回路の構成図を
示すものである。第２図において、１〜１１及び１３は
従来例と同じであるから説明を省略する。２０はポート
アドレス７とリード信号８とターミナル信号９を入力と
し、出力データラッチ３と同じアドレスのデータをデー
タＲＡＭ１ｏがらリードする時にイネーブルとなり、そ
れ以外のアドレスではリードの特需にイ、ネーブルとな
る第２のゲート、２１は前記第２のゲート２ｏがイネー
ブルの時にデータＲＡＭ１０のデータ庖データバス１に
出力する第２のバッファである。
示すものである。第２図において、１〜１１及び１３は
従来例と同じであるから説明を省略する。２０はポート
アドレス７とリード信号８とターミナル信号９を入力と
し、出力データラッチ３と同じアドレスのデータをデー
タＲＡＭ１ｏがらリードする時にイネーブルとなり、そ
れ以外のアドレスではリードの特需にイ、ネーブルとな
る第２のゲート、２１は前記第２のゲート２ｏがイネー
ブルの時にデータＲＡＭ１０のデータ庖データバス１に
出力する第２のバッファである。
以上のように構成された本実施例のボート回路について
、以下その動作をデータ出力１１４゛とデータ入力時に
分けて説明する〇 〈データ出力時の動作について〉 データを出力する時は従来例と回し動作であるから説明
を省略する。
、以下その動作をデータ出力１１４゛とデータ入力時に
分けて説明する〇 〈データ出力時の動作について〉 データを出力する時は従来例と回し動作であるから説明
を省略する。
〈データ入力時の動作について〉
まず、入出力端子４のアドレスを示すボートアドレスγ
がイネーブルのときについて説明する。
がイネーブルのときについて説明する。
この時、入出力端子４のデータをリードするか或いは出
力データラッチ３にランチされているデータをリードす
るかを選択するターミナル信号９あ；イネーブルであれ
は、第２のゲート２０の１段目のＮＡＮＤゲートの出力
がローになるので、第２のゲート２０はディスエーブル
となる。従ってこれによって開閉される第２のバッファ
２１が閉じるのでデータＲＡＭ１０のデータはデータバ
ス１に出力されない。一方第１のゲート１１はイネーブ
ルとなるので／、第１のバッファ１３により入出力端子
４のデータがデータバス１に出力される。寸だ、ターミ
ナル信号９がディスエーブルであれば、第２のゲート２
０はイネーブル七々υ第１のケート１１はディスエーブ
ルとなる。従って、第２のバッファ２１によりデータＲ
ＡＭ１ｏのデータがデータバス１に出力される。
力データラッチ３にランチされているデータをリードす
るかを選択するターミナル信号９あ；イネーブルであれ
は、第２のゲート２０の１段目のＮＡＮＤゲートの出力
がローになるので、第２のゲート２０はディスエーブル
となる。従ってこれによって開閉される第２のバッファ
２１が閉じるのでデータＲＡＭ１０のデータはデータバ
ス１に出力されない。一方第１のゲート１１はイネーブ
ルとなるので／、第１のバッファ１３により入出力端子
４のデータがデータバス１に出力される。寸だ、ターミ
ナル信号９がディスエーブルであれば、第２のゲート２
０はイネーブル七々υ第１のケート１１はディスエーブ
ルとなる。従って、第２のバッファ２１によりデータＲ
ＡＭ１ｏのデータがデータバス１に出力される。
ターミナル信号９は入出力端子４のデータをリードする
か或いは出力データラッチ３のラッチデータをリードす
るかを選択するＧ４号であり、本実施例の場合ターミナ
ル信号がディスニーフルであるから出力データラッチ３
のラッチデータをリードしなければならないが、データ
出力時に、ボートアドレス７と同じデータＲＡＭ１０の
アドレスに、出力データラッチ３にラッチするデータと
同じものがライトさね、るので、出力データラッチ３を
リードする代りにデータＲＡＭ１０のボートアドレス７
と同じアドレスをリードしても良い。
か或いは出力データラッチ３のラッチデータをリードす
るかを選択するＧ４号であり、本実施例の場合ターミナ
ル信号がディスニーフルであるから出力データラッチ３
のラッチデータをリードしなければならないが、データ
出力時に、ボートアドレス７と同じデータＲＡＭ１０の
アドレスに、出力データラッチ３にラッチするデータと
同じものがライトさね、るので、出力データラッチ３を
リードする代りにデータＲＡＭ１０のボートアドレス７
と同じアドレスをリードしても良い。
次に、入出力端子４のアドレスを示−ずボートアドレス
７がディスエーブルの時について説明する。
７がディスエーブルの時について説明する。
この時、ターミナル信号９の状態にかかわらず、第１の
ケート１１はディスエーブルとなす、第２のケート２０
はイネーブルとなる。従って第２のバッファ２１により
データＲＡＭ１０のポートアドレス以外のアドレスのデ
ータがデータバス１に出力される。
ケート１１はディスエーブルとなす、第２のケート２０
はイネーブルとなる。従って第２のバッファ２１により
データＲＡＭ１０のポートアドレス以外のアドレスのデ
ータがデータバス１に出力される。
なお、データＲＡＭ１０のデータをデータバス１に出力
する第２のバッファ２１は、第２のケート２０でデータ
ＲＡｌｖｉ１０の出力イネーブルを直接制御することに
より省略することができる。
する第２のバッファ２１は、第２のケート２０でデータ
ＲＡｌｖｉ１０の出力イネーブルを直接制御することに
より省略することができる。
発明の効果
本発明は、出力データラッチと、データＲＡＭと、入出
力端子のデータをデータバスに出力する第１のバッファ
を制御する第１のケートと、デ′−タＲＡＭのデータを
データバスに出力する第２のバッファを制御する第２の
ゲートとを設けることにより、データＲＡＭ を有効に
使用するこ吉ができ、出力データラッチのデータをデー
タバスに出力するバッファを省略することができるので
、ボート回路の部品数を削減することができる。
力端子のデータをデータバスに出力する第１のバッファ
を制御する第１のケートと、デ′−タＲＡＭのデータを
データバスに出力する第２のバッファを制御する第２の
ゲートとを設けることにより、データＲＡＭ を有効に
使用するこ吉ができ、出力データラッチのデータをデー
タバスに出力するバッファを省略することができるので
、ボート回路の部品数を削減することができる。
第１図は従来のボート回路の構成図、第２図は本発明の
実施例におけるボート回路の構成図である。 ３・・・・出力データラッチ、４・・・・入出力端子、
９ ・・ターミナル信号、１０・・・−データＲＡＭ。 １１・・・・・・第１のゲート、２０・・・・・第２の
ゲート。
実施例におけるボート回路の構成図である。 ３・・・・出力データラッチ、４・・・・入出力端子、
９ ・・ターミナル信号、１０・・・−データＲＡＭ。 １１・・・・・・第１のゲート、２０・・・・・第２の
ゲート。
Claims (1)
- 出力データをランチする出力データランチと、前記出力
データ入力時のラッチデータを出力或いは外部よりデー
タを入力する入出力端子と、データ入力時に前記入出力
端子と前記出力データラッチのいずれかを選択するター
ミナル（Ｆｒ号と、前記出力データラソチと同アドレス
を有するデータＲＡＭと、前記ターミナル信号が前記入
出力端子を選択する時に前記入出力端子からの読込みを
制御する第１のゲートと、前記データＲＡＭからの読出
しを禁止する第２のゲートを備えたことを特徴とするポ
ー）・回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134589A JPS6027059A (ja) | 1983-07-22 | 1983-07-22 | ポ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134589A JPS6027059A (ja) | 1983-07-22 | 1983-07-22 | ポ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027059A true JPS6027059A (ja) | 1985-02-12 |
Family
ID=15131910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134589A Pending JPS6027059A (ja) | 1983-07-22 | 1983-07-22 | ポ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177224A (ja) * | 1987-01-19 | 1988-07-21 | Mitsubishi Electric Corp | 割込回路 |
-
1983
- 1983-07-22 JP JP58134589A patent/JPS6027059A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177224A (ja) * | 1987-01-19 | 1988-07-21 | Mitsubishi Electric Corp | 割込回路 |
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