JPH04329453A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04329453A JPH04329453A JP3128456A JP12845691A JPH04329453A JP H04329453 A JPH04329453 A JP H04329453A JP 3128456 A JP3128456 A JP 3128456A JP 12845691 A JP12845691 A JP 12845691A JP H04329453 A JPH04329453 A JP H04329453A
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- JP
- Japan
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- bus
- circuit
- control line
- trigger
- unit
- Prior art date
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- Withdrawn
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- 238000012544 monitoring process Methods 0.000 claims description 19
- 230000010365 information processing Effects 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 abstract description 2
- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、処理装置あるいは記憶
装置である複数のユニット間で共有されるインタリーブ
バスを有する情報処理装置において、バスの開放状態を
回避するためのバス制御方式に関する。
装置である複数のユニット間で共有されるインタリーブ
バスを有する情報処理装置において、バスの開放状態を
回避するためのバス制御方式に関する。
【０００２】情報処理装置のバスは、未使用状態で開放
状態となり、電位が不安定になる。この不安定な電位は
、バスに接続される各ユニットの受信回路へ伝わるため
、ユニットに対するさまざまな悪影響を及ぼしていた。 例えば、バス電位が徐々に上昇するとスレッショルド電
圧付近で受信回路から発振が生じる。これがユニット内
部へ伝わるとクロストークが発生するなどした。このよ
うな理由で、バスの開放状態を回避するためのバス制御
方式が望まれていた。
状態となり、電位が不安定になる。この不安定な電位は
、バスに接続される各ユニットの受信回路へ伝わるため
、ユニットに対するさまざまな悪影響を及ぼしていた。 例えば、バス電位が徐々に上昇するとスレッショルド電
圧付近で受信回路から発振が生じる。これがユニット内
部へ伝わるとクロストークが発生するなどした。このよ
うな理由で、バスの開放状態を回避するためのバス制御
方式が望まれていた。
【０００３】
【従来の技術】図４および図５は、従来のバス制御方式
を示す図である。図４の方式は、バスの使用状況を監視
し、バスの未使用状態においてアドレスバスおよびデー
タバスに高レベルの電圧“１”を生じさせるようにバス
を駆動することによってバスの開放状態を回避するもの
である。また、図５の方式は、バス電位を安定させるよ
うにプルアップ抵抗を設けることによって、バスの開放
状態を回避するものである。
を示す図である。図４の方式は、バスの使用状況を監視
し、バスの未使用状態においてアドレスバスおよびデー
タバスに高レベルの電圧“１”を生じさせるようにバス
を駆動することによってバスの開放状態を回避するもの
である。また、図５の方式は、バス電位を安定させるよ
うにプルアップ抵抗を設けることによって、バスの開放
状態を回避するものである。
【０００４】図４において、各ユニット４７ａ〜４７ｎ
は、アドレスバスおよびデータバスを共有している。各
ユニット４７ａ〜４７ｎは、バスを使用する場合、バス
獲得要求を発行したあと、次のスロットでアドレスバス
を使用し、その３スロットあとのスロットでデータバス
を使用するものとする。また、図６は、このような図４
の回路動作を説明するためのタイミングチャートの図で
ある。図６において、ＳＬ１〜ＳＬ１０は、スロット１
〜スロット１０を意味し、時間の経過を示している。ま
た、信号ＲＥＱ−Ａ〜ＲＥＱ−ｎおよびＦＦ／１Ｑ〜Ｆ
Ｆ／４Ｑの欄において、信号が“１”のスロットには横
線を引き、信号が“０”であるその他のスロットには白
丸あるいは何も記していない。以下、図４の回路動作に
ついて、図６のタイミングチャートに基づいて説明する
。
は、アドレスバスおよびデータバスを共有している。各
ユニット４７ａ〜４７ｎは、バスを使用する場合、バス
獲得要求を発行したあと、次のスロットでアドレスバス
を使用し、その３スロットあとのスロットでデータバス
を使用するものとする。また、図６は、このような図４
の回路動作を説明するためのタイミングチャートの図で
ある。図６において、ＳＬ１〜ＳＬ１０は、スロット１
〜スロット１０を意味し、時間の経過を示している。ま
た、信号ＲＥＱ−Ａ〜ＲＥＱ−ｎおよびＦＦ／１Ｑ〜Ｆ
Ｆ／４Ｑの欄において、信号が“１”のスロットには横
線を引き、信号が“０”であるその他のスロットには白
丸あるいは何も記していない。以下、図４の回路動作に
ついて、図６のタイミングチャートに基づいて説明する
。
【０００５】図６において、バスの未使用状態が続いた
後のＳＬ１の時、ユニット４７ａがバス獲得要求を発行
する。これがＯＲ回路４０に伝わると、ＯＲ回路４０の
出力が“１”となる。ＳＬ２の時、先頭段のＦＦ回路４
１の状態がＯＲ回路４０の出力“１”を受けて反転し“
１”となる。次のＳＬ３の時、先頭段のＦＦ回路４１の
状態“１”を受ける２段目のＦＦ回路４２の状態が反転
して“１”となる。同様に、ＳＬ４の時に３段目のＦＦ
回路４３の状態が反転して“１”になり、ＳＬ５の時に
最終段のＦＦ回路４４の状態が反転して“１”になる。
後のＳＬ１の時、ユニット４７ａがバス獲得要求を発行
する。これがＯＲ回路４０に伝わると、ＯＲ回路４０の
出力が“１”となる。ＳＬ２の時、先頭段のＦＦ回路４
１の状態がＯＲ回路４０の出力“１”を受けて反転し“
１”となる。次のＳＬ３の時、先頭段のＦＦ回路４１の
状態“１”を受ける２段目のＦＦ回路４２の状態が反転
して“１”となる。同様に、ＳＬ４の時に３段目のＦＦ
回路４３の状態が反転して“１”になり、ＳＬ５の時に
最終段のＦＦ回路４４の状態が反転して“１”になる。
【０００６】ＳＬ４の時にユニット４７ｎから発行され
るバス獲得要求に係る各ＦＦ回路４１〜４４の動作も、
ＳＬ５の時にユニット４７ａから発行されるバス獲得要
求に係る各ＦＦ回路４１〜４４の動作も、図６に示すよ
うにＳＬ１の時にユニット４７ａから発行されたバス獲
得要求に係る各ＦＦ回路４１〜４４の動作と同様である
。
るバス獲得要求に係る各ＦＦ回路４１〜４４の動作も、
ＳＬ５の時にユニット４７ａから発行されるバス獲得要
求に係る各ＦＦ回路４１〜４４の動作も、図６に示すよ
うにＳＬ１の時にユニット４７ａから発行されたバス獲
得要求に係る各ＦＦ回路４１〜４４の動作と同様である
。
【０００７】一方、先頭段のＦＦ回路４１の“１Ｑ”端
子が“０”を出力するときに、これを受けるドライバー
回路４５はアドレスバスを駆動する。図６においては、
ＳＬ１，ＳＬ３〜ＳＬ４、およびＳＬ７以降でアドレス
バスがドライバー回路４５によって駆動されている。
子が“０”を出力するときに、これを受けるドライバー
回路４５はアドレスバスを駆動する。図６においては、
ＳＬ１，ＳＬ３〜ＳＬ４、およびＳＬ７以降でアドレス
バスがドライバー回路４５によって駆動されている。
【０００８】また、最終段のＦＦ回路４４の“４Ｑ”端
子が“０”を出力するときに、これを受けるドライバー
回路４６はデータバスを駆動する。図６においては、Ｓ
Ｌ４以前、ＳＬ６〜ＳＬ７およびＳＬ１０でデータバス
がドライバー回路４６によって駆動されている。
子が“０”を出力するときに、これを受けるドライバー
回路４６はデータバスを駆動する。図６においては、Ｓ
Ｌ４以前、ＳＬ６〜ＳＬ７およびＳＬ１０でデータバス
がドライバー回路４６によって駆動されている。
【０００９】図５は、図４とは別の従来例を示す図であ
る。図５において、各ユニット５２ａ〜５２ｎは、アド
レスバスおよびデータバスを共有している。いずれのユ
ニット５２ａ〜５２ｎからもバス獲得要求がないと、ア
ドレスバスおよびデータバスは未使用状態になるが、ア
ドレスバスに接続されたプルアップ抵抗５０およびデー
タバスに接続されたプルアップ抵抗５１によって、それ
ぞれのバスは高レベルの電圧“１”にさせられる。
る。図５において、各ユニット５２ａ〜５２ｎは、アド
レスバスおよびデータバスを共有している。いずれのユ
ニット５２ａ〜５２ｎからもバス獲得要求がないと、ア
ドレスバスおよびデータバスは未使用状態になるが、ア
ドレスバスに接続されたプルアップ抵抗５０およびデー
タバスに接続されたプルアップ抵抗５１によって、それ
ぞれのバスは高レベルの電圧“１”にさせられる。
【００１０】
【発明が解決しようとする課題】以上説明したように、
図４に示す従来例においては、バス未使用中の空スロッ
トの間、常時ドライバー回路による駆動を行なっている
。そのため、特に何スロットにも渡ってメモリアクセス
がない場合などには、非常に大きな電力を消費してしま
うという問題点があった。
図４に示す従来例においては、バス未使用中の空スロッ
トの間、常時ドライバー回路による駆動を行なっている
。そのため、特に何スロットにも渡ってメモリアクセス
がない場合などには、非常に大きな電力を消費してしま
うという問題点があった。
【００１１】また、図５に示す別の従来例においては、
バス電位を瞬時に引き上げるために、プルアップ抵抗に
は抵抗値がかなり低いものが使用されていた。この場合
抵抗値が低いほど大きな電流が流れるので、なるべく早
くバス電位を引き上げようとして、抵抗値の低いプルア
ップ抵抗を用いると、プルアップ抵抗に大電流が流れ、
消費電力が増大するという問題点があった。
バス電位を瞬時に引き上げるために、プルアップ抵抗に
は抵抗値がかなり低いものが使用されていた。この場合
抵抗値が低いほど大きな電流が流れるので、なるべく早
くバス電位を引き上げようとして、抵抗値の低いプルア
ップ抵抗を用いると、プルアップ抵抗に大電流が流れ、
消費電力が増大するという問題点があった。
【００１２】本発明は、このような従来の問題点に鑑み
、バスの開放状態を回避するためのバス制御方式に関し
、消費電力を抑えることを目的とする。
、バスの開放状態を回避するためのバス制御方式に関し
、消費電力を抑えることを目的とする。
【００１３】
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。
目的は、前記特許請求の範囲に記載した手段により達成
される。
【００１４】すなわち、本発明は、処理装置あるいは記
憶装置である複数のユニットと、該複数のユニット間で
共有するバス制御線、アドレスバス、およびデータバス
とを有し、あるユニットが前記アドレスバスおよび前記
データバスを使用しようとする場合には前記バス制御線
にバス獲得要求を発行するように定めた情報処理装置に
おいて、ユニットがバス制御線に発行するバス獲得要求
を監視するバス制御線監視部と、該バス制御線監視部の
監視情報を受けて、アドレスバスが未使用状態になるタ
イミングで第１のトリガーを出力するアドレスバス制御
部と、前記バス制御線監視部の監視情報を受けて、デー
タバスが未使用状態になるタイミングで第２のトリガー
を出力するデータバス制御部と、前記第１のトリガーを
受けて、アドレスバスを駆動する第１のドライバー回路
と、前記第２のトリガーを受けて、データバスを駆動す
る第２のドライバー回路とを具備するバス監視回路を設
けると共に、アドレスバス並びにデータバスにプルアッ
プ抵抗を接続する情報処理装置である。
憶装置である複数のユニットと、該複数のユニット間で
共有するバス制御線、アドレスバス、およびデータバス
とを有し、あるユニットが前記アドレスバスおよび前記
データバスを使用しようとする場合には前記バス制御線
にバス獲得要求を発行するように定めた情報処理装置に
おいて、ユニットがバス制御線に発行するバス獲得要求
を監視するバス制御線監視部と、該バス制御線監視部の
監視情報を受けて、アドレスバスが未使用状態になるタ
イミングで第１のトリガーを出力するアドレスバス制御
部と、前記バス制御線監視部の監視情報を受けて、デー
タバスが未使用状態になるタイミングで第２のトリガー
を出力するデータバス制御部と、前記第１のトリガーを
受けて、アドレスバスを駆動する第１のドライバー回路
と、前記第２のトリガーを受けて、データバスを駆動す
る第２のドライバー回路とを具備するバス監視回路を設
けると共に、アドレスバス並びにデータバスにプルアッ
プ抵抗を接続する情報処理装置である。
【００１５】
【作用】図１は、本発明の原理説明図である。図１にお
いて、各ユニット９〜１１は、バス制御線、アドレスバ
ス、およびデータバスを共有しており、アドレスバスお
よびデータバスを使用する場合には、バス制御線に対し
てバス獲得要求を発行する。一方、バス監視回路１は、
バス制御線に対して発行されるバス獲得要求を監視し、
アドレスバスが未使用中に開放状態にならないように、
これを駆動するドライバー回路５と、データバスが未使
用状態に開放状態にならないように、これを駆動するド
ライバー回路を有する。
いて、各ユニット９〜１１は、バス制御線、アドレスバ
ス、およびデータバスを共有しており、アドレスバスお
よびデータバスを使用する場合には、バス制御線に対し
てバス獲得要求を発行する。一方、バス監視回路１は、
バス制御線に対して発行されるバス獲得要求を監視し、
アドレスバスが未使用中に開放状態にならないように、
これを駆動するドライバー回路５と、データバスが未使
用状態に開放状態にならないように、これを駆動するド
ライバー回路を有する。
【００１６】アドレスバス制御部３は、バス制御線監視
部２の監視情報を受けて、アドレスバスが未使用状態に
なるタイミングでトリガーを発する。同様に、データバ
ス制御部は、バス制御線監視部２の監視情報を受けて、
データバスが未使用状態になるタイミングでトリガーを
発する。これらのトリガーにより、当該ドライバー回路
５，６が予め定められた時間だけ動作する。このドライ
バー回路５，６が動作している間に、それぞれのプルア
ップ抵抗７，８が徐々に作用し、ドライバー回路５，６
の動作終了後は、それぞれのプルアップ抵抗７，８が、
アドレスバスあるいはデータバスの状態を高レベルの電
圧“１”に保つ。
部２の監視情報を受けて、アドレスバスが未使用状態に
なるタイミングでトリガーを発する。同様に、データバ
ス制御部は、バス制御線監視部２の監視情報を受けて、
データバスが未使用状態になるタイミングでトリガーを
発する。これらのトリガーにより、当該ドライバー回路
５，６が予め定められた時間だけ動作する。このドライ
バー回路５，６が動作している間に、それぞれのプルア
ップ抵抗７，８が徐々に作用し、ドライバー回路５，６
の動作終了後は、それぞれのプルアップ抵抗７，８が、
アドレスバスあるいはデータバスの状態を高レベルの電
圧“１”に保つ。
【００１７】図１におけるプルアップ抵抗７，８は、バ
ス電位を急速に引き上げる必要はないので、比較的高い
抵抗値のものを使用することができる。また、いずれの
ドライバー回路５，６も、プルアップ抵抗７，８の作用
時間に合わせた一定時間の間だけの動作で済み、バス未
使用中の空スロットの間中、常時動作させる必要はない
。
ス電位を急速に引き上げる必要はないので、比較的高い
抵抗値のものを使用することができる。また、いずれの
ドライバー回路５，６も、プルアップ抵抗７，８の作用
時間に合わせた一定時間の間だけの動作で済み、バス未
使用中の空スロットの間中、常時動作させる必要はない
。
【００１８】
【実施例】図２は、本発明の実施例を示す図である。図
２において、各ユニット３２ａ〜３２ｎは、アドレスバ
スおよびデータバスを共有している。各ユニット３２ａ
〜３２ｎは、バスを使用する場合、バス獲得要求を発行
したあと、次のスロットでアドレスバスを使用し、その
３スロットあとのスロットでデータバスを使用するもの
とする。以下、図２の回路動作について、図３のタイミ
ングチャートに基づいて説明する。
２において、各ユニット３２ａ〜３２ｎは、アドレスバ
スおよびデータバスを共有している。各ユニット３２ａ
〜３２ｎは、バスを使用する場合、バス獲得要求を発行
したあと、次のスロットでアドレスバスを使用し、その
３スロットあとのスロットでデータバスを使用するもの
とする。以下、図２の回路動作について、図３のタイミ
ングチャートに基づいて説明する。
【００１９】図３において、バスの未使用状態が続いた
後のＳＬ１の時、ユニット３２ａがバス獲得要求を発行
する。これが、ＯＲ回路２０に伝わると、ＯＲ回路２０
の出力が“１”となる。ＳＬ２の時、先頭段のＦＦ回路
２１の状態がＯＲ回路２０の出力“１”を受けて反転し
“１”となる。次のＳＬ３の時、先頭段のＦＦ回路２１
の状態“１”を受ける２段目のＦＦ回路２２の状態が反
転して“１”となるので２段目のＦＦ回路２２の“２外
１”端子の出力が“０”となる。
後のＳＬ１の時、ユニット３２ａがバス獲得要求を発行
する。これが、ＯＲ回路２０に伝わると、ＯＲ回路２０
の出力が“１”となる。ＳＬ２の時、先頭段のＦＦ回路
２１の状態がＯＲ回路２０の出力“１”を受けて反転し
“１”となる。次のＳＬ３の時、先頭段のＦＦ回路２１
の状態“１”を受ける２段目のＦＦ回路２２の状態が反
転して“１”となるので２段目のＦＦ回路２２の“２外
１”端子の出力が“０”となる。
【外１】
【００２０】続いて、ＳＬ４の時に３段目のＦＦ回路２
３の状態が反転して“１”になり、ＳＬ５の時に４段目
のＦＦ回路２４の状態が反転して“１”になる。そして
、ＳＬ６の時に最終段のＦＦ回路２５の状態が反転して
“１”となるので、該ＦＦ回路２５の“５外２”端子の
出力が“０”となる。
３の状態が反転して“１”になり、ＳＬ５の時に４段目
のＦＦ回路２４の状態が反転して“１”になる。そして
、ＳＬ６の時に最終段のＦＦ回路２５の状態が反転して
“１”となるので、該ＦＦ回路２５の“５外２”端子の
出力が“０”となる。
【外２】
【００２１】ＳＬ４の時にユニット３２ｎから発行され
るバス獲得要求に係る各ＦＦ回路２１〜２５の動作も、
ＳＬ５の時にユニット３２ａから発行されるバス獲得要
求に係る各ＦＦ回路２１〜２５の動作も、図３に示すよ
うにＳＬ１の時にユニット３２ａから発行されたバス獲
得要求に係る各ＦＦ回路２１〜２５の動作と同様である
。
るバス獲得要求に係る各ＦＦ回路２１〜２５の動作も、
ＳＬ５の時にユニット３２ａから発行されるバス獲得要
求に係る各ＦＦ回路２１〜２５の動作も、図３に示すよ
うにＳＬ１の時にユニット３２ａから発行されたバス獲
得要求に係る各ＦＦ回路２１〜２５の動作と同様である
。
【００２２】一方、先頭段のＦＦ回路２１の“１Ｑ”端
子と２段目のＦＦ回路２２の“２外３”端子とが共に“
０”を出力するときにトリガーを発するゲート回路２６
は、図３のタイミングチャートにおいて、ＳＬ３および
ＳＬ７の時にトリガーを発している。このトリガーを受
けるドライバー回路２８は、トリガーを受けるスロット
すなわちＳＬ３およびＳＬ７で、アドレスバスを駆動す
る。ＳＬ３およびＳＬ７に続くアドレスバス未使用状態
におけるスロットでは、比較的高い抵抗値のプルアップ
抵抗３０によって、アドレスバスは高レベルの電圧“１
”に保たれる。
子と２段目のＦＦ回路２２の“２外３”端子とが共に“
０”を出力するときにトリガーを発するゲート回路２６
は、図３のタイミングチャートにおいて、ＳＬ３および
ＳＬ７の時にトリガーを発している。このトリガーを受
けるドライバー回路２８は、トリガーを受けるスロット
すなわちＳＬ３およびＳＬ７で、アドレスバスを駆動す
る。ＳＬ３およびＳＬ７に続くアドレスバス未使用状態
におけるスロットでは、比較的高い抵抗値のプルアップ
抵抗３０によって、アドレスバスは高レベルの電圧“１
”に保たれる。
【外３】
【００２３】また、４段目のＦＦ回路２４の“４Ｑ”端
子と最終段のＦＦ回路２５の“５外４”端子とが共に“
０”を出力するときにトリガーを発するゲート回路２７
は、図３のタイミングチャートにおいて、ＳＬ６および
ＳＬ１０の時にトリガーを発している。このトリガーを
受けるドライバー回路２９は、トリガーを受けるスロッ
トすなわちＳＬ６およびＳＬ１０で、データバスを駆動
する。ＳＬ６およびＳＬ１０に続くデータバス未使用状
態におけるスロットでは、比較的高い抵抗値のプルアッ
プ抵抗３１によって、データバスは高レベルの電圧“１
”に保たれる。
子と最終段のＦＦ回路２５の“５外４”端子とが共に“
０”を出力するときにトリガーを発するゲート回路２７
は、図３のタイミングチャートにおいて、ＳＬ６および
ＳＬ１０の時にトリガーを発している。このトリガーを
受けるドライバー回路２９は、トリガーを受けるスロッ
トすなわちＳＬ６およびＳＬ１０で、データバスを駆動
する。ＳＬ６およびＳＬ１０に続くデータバス未使用状
態におけるスロットでは、比較的高い抵抗値のプルアッ
プ抵抗３１によって、データバスは高レベルの電圧“１
”に保たれる。
【外４】
【００２４】先に仮定した様に各ユニット３２ａ〜３２
ｎは、バス獲得要求を発行したあと、次のスロットでア
ドレスバスを使用する。例えば、図３において、ユニッ
ト３２ａはＳＬ１のときにバス獲得要求を発行し、ＳＬ
２の時にアドレスバスを使用している。また、各ユニッ
ト３２ａ〜３２ｎは、アドレスバスを使用した３スロッ
トあとのスロットでデータバスを使用する。例えば、図
３において、ユニット３２ａは、ＳＬ２の時にアドレス
バスを使用した３スロットあとのＳＬ５の時にデータバ
スを使用している。
ｎは、バス獲得要求を発行したあと、次のスロットでア
ドレスバスを使用する。例えば、図３において、ユニッ
ト３２ａはＳＬ１のときにバス獲得要求を発行し、ＳＬ
２の時にアドレスバスを使用している。また、各ユニッ
ト３２ａ〜３２ｎは、アドレスバスを使用した３スロッ
トあとのスロットでデータバスを使用する。例えば、図
３において、ユニット３２ａは、ＳＬ２の時にアドレス
バスを使用した３スロットあとのＳＬ５の時にデータバ
スを使用している。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
バスの開放状態を回避するためにバスを駆動しなければ
ならない時間を著しく短縮することができると共に、プ
ルアップ抵抗に比較的高い抵抗値のものを使用すること
ができるので、情報処理装置の信頼性を損なうことなく
消費電力を大幅に節減することができるという利点があ
る。
バスの開放状態を回避するためにバスを駆動しなければ
ならない時間を著しく短縮することができると共に、プ
ルアップ抵抗に比較的高い抵抗値のものを使用すること
ができるので、情報処理装置の信頼性を損なうことなく
消費電力を大幅に節減することができるという利点があ
る。
【図１】本発明の原理説明図である。
【図２】本発明の実施例を示す図である。
【図３】図２の回路動作を説明するためのタイミングチ
ャートの図である。
ャートの図である。
【図４】従来例を示す図である。
【図５】従来例を示す図である。
【図６】図４の回路動作を説明するためのタイミングチ
ャートの図である。
ャートの図である。
１ バス監視回路
２ バス制御線監視部
３ アドレスバス制御部
４ データバス制御部
５，６，２８，２９，４５，４６ ドライバー回
路７，８，３０，３１，５０，５１ プルアップ
抵抗９〜１１，３２ａ〜３２ｎ，４７ａ〜４７ｎ，５２
ａ〜５２ｎ ユニ ット ２０，４０ ＯＲ回路 ２１〜２５，４１〜４４ ＦＦ回路２６，２７
ゲート回路
路７，８，３０，３１，５０，５１ プルアップ
抵抗９〜１１，３２ａ〜３２ｎ，４７ａ〜４７ｎ，５２
ａ〜５２ｎ ユニ ット ２０，４０ ＯＲ回路 ２１〜２５，４１〜４４ ＦＦ回路２６，２７
ゲート回路
Claims (1)
- 【請求項１】 処理装置あるいは記憶装置である複数
のユニットと、該複数のユニット間で共有するバス制御
線、アドレスバス、およびデータバスとを有し、あるユ
ニットが前記アドレスバスおよび前記データバスを使用
しようとする場合には前記バス制御線にバス獲得要求を
発行するように定めた情報処理装置において、ユニット
がバス制御線に発行するバス獲得要求を監視するバス制
御線監視部（２）と、該バス制御線監視部（２）の監視
情報を受けて、アドレスバスが未使用状態になるタイミ
ングで第１のトリガーを出力するアドレスバス制御部（
３）と、前記バス制御線監視部（２）の監視情報を受け
て、データバスが未使用状態になるタイミングで第２の
トリガーを出力するデータバス制御部（４）と、前記第
１のトリガーを受けて、アドレスバスを駆動する第１の
ドライバー回路（５）と、前記第２のトリガーを受けて
、データバスを駆動する第２のドライバー回路（６）と
を具備するバス監視回路（１）を設けると共に、アドレ
スバス並びにデータバスにプルアップ抵抗（７），（８
）を接続することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128456A JPH04329453A (ja) | 1991-05-01 | 1991-05-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128456A JPH04329453A (ja) | 1991-05-01 | 1991-05-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329453A true JPH04329453A (ja) | 1992-11-18 |
Family
ID=14985161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128456A Withdrawn JPH04329453A (ja) | 1991-05-01 | 1991-05-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898658B2 (en) * | 2001-12-27 | 2005-05-24 | Koninklijke Philips Electronics N.V. | Method to prevent net update oscillation |
-
1991
- 1991-05-01 JP JP3128456A patent/JPH04329453A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898658B2 (en) * | 2001-12-27 | 2005-05-24 | Koninklijke Philips Electronics N.V. | Method to prevent net update oscillation |
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