JPS63161640A - 半導体集積回路の配線方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ポリセル方式、或いはビルディング嘩ブロッ
ク方式の半導体集積回路装置において。

セル行間、或いは回路ブロック間の結線経路をコンビ、
−夕を用い次自動配線処理により決定する配線方法に関
する◎ （従来の技術） ポリセル方式の半導体集積回路装置は１．論理機能や記
憶機能の回路をセル行内に配電してセル行内の各回路ヲ
セル行間の配線領域で結線することにより、所望の回路
動作を得るものである。

第４図は、一般的なポリセル方式による半導体集積回路
の内部論理ブロックの概略構成を示す・論理ブロックは
、素子領域である基本ゲートが配列さｎたセル行Ｃ５）
、セル行間にある配線領域（６）、に分けられている０
配線領域（６）は、各素子の入出力端子間の結線を行う
配４１′？！−設ける領域である〇配線には１通常２層
の金属配線が用いらｎ、横力向Ｃ水平方向）と縦方向Ｃ
垂直方向）にそれぞｎ別の層が割当てられる。

このような半導体集積回路装置において、コンピュータ
？用い之自動配線処理により配線レイプウ）１最適に実
行するｔめには、配線領域の面積を最小にし、また各配
線長を最小にすることが目的となる。そのような自動配
線手法のひとつとして、チャネル配線法がある０この手
法は、上下（左右）辺の位置の宇まった端子と左右Ｃ上
下）辺の位置不確定の端子を水平、垂直方向の線分で配
線し、配線チャネルの幅Ｃトラック数）および位置不確
定の端子の位置は、配線終了後に決定する。この之め１
００係の配線率が達成できるという利点があるが、チャ
ネル内に対向する上下端子が存在する場廿、上端子の結
線に係わる最も上側の幹線は下端子の結線に係わる最も
下側の幹線より上方に配線し、最小２トラツク金必要と
する〇こｎは端子の上下制約と呼ばｊる０この制約によ
りトラック数が増加し、配線に有効に利用さｎ、ない領
域が残り、その結果として集積度を効率的に上げること
ができない、という難点があり之。

このチャネル配線法の問題点を第２図を用いてよね具体
的に説明する０第２図（ａ）ではセルの端子Ａ、　Ｂ％
Ｃ，Ｄ　　の結線要求に対して３トラツクが割り当てら
ｎているところを示し、従来のチャネル配線法で配線処
理を行った時の状態を示している０もし、斜め配線２行
なえば、実際には鷹２図（ｂ）に示すように配線するこ
とが可能な筈であわ、こｊ。

により、チャネルのトラック数は３木から２本に減少可
能である□ところが、従来のチャネル配線法を使って行
なえば、どうしても第２図（ｂ）のような配線はできず
、第２図（ａｌのようになる。こうして端子の上下制約
によりチャネル内に無駄な領域を生じることが避けられ
ないのである。

（発明が解決しようとする問題点） 以上のように、従来のチャネル配線法では配線領域の利
用効率が悪く、配線領域の面積が増大し。

チップの集積度を十分に上げることができないという問
題があり几〇 そこで１本発明は、このような問題を解決し之チャネル
配線法に基づく半導体集積回路装置の配線方法を提供す
ることを目的とするり 〔発明の構成〕 ｃ問題を解決する之めの手段） 本発明は、チャネル配線法により、各チャネルに対して
順次配線処理を行りて、各セル行間、各ブロック間の結
線を行うに際し、所定のチャネルについて配線処理を行
り友後、このチャネルのトラック数が端子の上下制約に
より増加し友場合に、このチャネル領域内で斜め配線を
用いて再配線する後、処理を行う。

即ち、再配線されるべきチャネル領域内で現チャネルの
トラックの割当て結果を変更して、その結果、空にな５
次トラック金消去して、現チャネルのチャネル幅を圧縮
するという処理を付加する。

（作用） 本発明によれば、従来のチャネル配線法を基本としなが
ら、あるチャネルにつき配線処理した後に、そのチオネ
ルに彼処ｔＦｌ施して、チャネル内の端子の上下制約を
斜め配線を用いることで解消し、この配線領域の効果的
な利用が可能になる〇こ几により、１００％の配線率が
達成できるチャネル配線法の利点を生かしながら、配線
領域の有効な圧縮が可能になる０ （笑施例） 以下１本発明の一実施例について図面を用いて説明する
。第３図は、ポリセル方式によるセルの配置と配線処理
手順を示している０第３図（ａ）の配電、配線処理の方
法は従来と同様である。水平。

垂直方向に別の配線層が割当てらｎ、スルーホールｃ口
印）で接続される。

本発明では、この配線処理に加えて、各チャネルの配線
処理終了後に、配線処理済みのチャネルに対して、端子
の上下制約によ杓子中ネルのトラック数に増加が生じた
場廿に、所定の支線（１）の一部を斜めに引き出し、幹
線（２）と結線し、再度配線の最適割付けをすることに
より、トラック数を圧縮し、配線領域の集ｔ’ｚｉｉ向
上させる。

つまり１本発明では各チャネルの配線処理が以下の４段
階で構成さｎ、この順序で処理さｎる。

（１）通常の配線処理を行う第３図（ａ）ａｆ２１配線
終了後に、そのチャネル内での端子の上下制約によるト
ラック数の増加を認識するａ　１３１ｓ　ｔ２＋で認識
さｎたチャネルに対し、レイアウトルール（スルーホ−
ルの隣接条件）違反、即ちスルーホールを動かした場せ
、他のスルーホールと重ならないかどうか、及び斜め配
線と他り）支線（３）％幹線＋４１とのシッートがなく
、以下の処理ができる場合には、所外の支線ｆｉ＋　７
）一部ｒ斜めに再配線し、幹線（２）の再割当てを行い
、チャネルの配線領域を最小にする第３図（ｂ）。（４
）その結果、９六になったチャネルのトラックを消去し
、チャネル内の幹線、支線の配線結果を再登録する第３
−図（ｃ）。

第１図（１，上述の動作のフローチャートである。

スタート後、先ず全てのチャネルが配線終了したか否刀
１の判定を行うｒｓｌ　）　ａ未配線のチャネルがあｎ
ば、そｎ、らの中から順序制約を満たすチャネルの取出
しを行うｒｓ２１ｏ例えば、第４図のセル行群の左側に
チャネル領域を弁して上下方向に形成された他のセル列
があり、このセル列とも配線する必要がある場合、両者
間にはＴ字型に結合さｆｌたチャネル領域が生ずる。こ
の場合、Ｔ字型のチャネル金構成する２つのチャネル領
域の内、短辺が接続された側のチャネル領域から配線処
理全優先して行なう。このステップＳ２で取り出さｎ、
几チャネルを１例えばＣＨとする０次にチャネルＣＨの
配線処理を行うｒｓ３）、　　こｎが前記（１）の処理
である。その後、チャネルＯＨ内での端子の上下制約に
よるトラック数の増加があるかどうかの判定を行う（Ｅ
１４１゜このステップＳ４で端子の上下制約によるトラ
ック数の増加か見つからない場＠−は。

ステップＳ１に戻り、未配線の列のチャネルの取出し、
配線処理を繰返すことになる０ステツプＳ４で探索さｎ
、　　トラック数の増加があっ九場せ、再配線の処理へ
進む０こｎか前記ｆ２１のステップである。

次に、ステップＳ４でトラック数の増加か認識され定チ
ャネルに対して、斜め配ａ！ヲ行ってもレイアウトルー
ル（スルーホールの隣接条件）違反、及び斜め配線と他
の支線（３）１幹線（４）とのシ１−トがないことを判
定して（８５）、なけｎば斜め配線を使用し、最適な幹
線、支線、斜め支線の再割当てを行うｒｓ６）。これが
前記（３）である。その後、不要になったチャネルＯＨ
内の空きトラックを消去し。

配線結果の再登録２行う（Ｂ７１ｏこｎが前記（４）の
ステップである。この後、ステップｓｌに戻るループを
全てのチャネルの配線が終了するまで実行して、配線終
了（ＥＮＤ　１となる０ 、４３図（ａ）　（ｂ）　（ｃ）により１本発明による
配線法の具体的な実施例とその効果が認めらｎる。第３
図（ａ）では、チャネルＣＨを従来の配線処理で結線し
た直後の状態を示している０すでに述べたようにチャネ
ルＣＨでは水平・水垂方向のみの結線によｎ。

必要最小限のトラック数で配線さｎているｏしかし、斜
め配ａ！を使える場合には、明らかに配線は最適化さｎ
ていない。端子Ｅは、先述した第３図に図示したセルダ
リ及びチャネル領域の左側に、更にこのチャネル領域と
Ｔ字型に接続さｎるチャネル領域を介して、上下方向に
他のセル列がある場合ｉ／Ｃ出される配線の端子を示し
ており、ｘ印として表わさｔまた端子がチャネル領域の
端に仮想的に設定さｎる〇 こｎに対し、４３図（ｂ）は、チャネルＣＨＤ配線処理
後に、上下端子の制約のために１トラック増えたこと全
認識し、かつ、斜め配線を行りてもレイアウトルールＣ
スルーホールの隣接条件）及び斜め配線と他の支線、幹
線のシ１−トがないことを確認し、支線の一部を斜めに
配線し、幹線、支線の再登録２行ったものである。

さらに・π３図（ｃ）は、第３図（ｂｌで使用していな
いトラックを消去し、トラック数が１本減少、シ念こと
を示している０そして１位置未蓚定の端子Ｃｘ印）も位
置が決まる。

こうして、この実施例にたｎばチャネル内での効果的な
配線領域の使用が可能になる。以上、ポリセル方式半導
体集積回路を例に記述してきたが、本発明はビルディン
グ−ブロック方式半導体集積回路に対しても同様に実施
できる。

なお１本発明は、上記した実施例に限らｎ、るものでは
なく、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。

〔発明の効果〕

以上述べ友ように、本発明によｒば高速処理が可能なチ
ャネル配線法全基本として、こルに後処理を付加するこ
とにより、配線領域の面積削減が可能になり、ポリセル
方式、或は回路ブロック間を配線するビルディング・ブ
ロック方式の半導体集積回路チップの集積変向上を図る
ことができる。

【図面の簡単な説明】

第１図は１本発明の処理を示すフローチャート。 第２図は本発明の実施例による配線領域の減少を示す図
、第３図は本発明の実施例の処理フローを示ｆ図、第４
図は一般的なポリセル方式による半導体集積回路の内部
論理ブロックの概略図である。 図において。 １・・・一部斜め配線２行ら支線、２・・・幹線、３・
・・他の支線、４・・・他の幹線、５・・・セル行、６
・・・チャネル、Ａ−Ｐ・・・セルの入出力端子、　　
Ｓ１％Ｓ７・・・フローチャート中の各ステップ。 代理人　弁理士　則　近　憲　右 同　　　　竹　花　再入男 第　　１　図 第　　２　　図 第　　３Ｊ 第　　４　ヌ

Claims (1)

【特許請求の範囲】
1. 半導体基板に複数の回路ブロック若しくはセルを配置し
   、各回路ブロック若しくはセル行間の配線領域のチャネ
   ルに対して、コンピュータを用いたチャネル配線法によ
   り各チャネルに対して、順次配線処理を行って、各回路
   ブロック若しくはセルの入出力端子間の結線を行う配線
   方法において、所定のチャネルについて配線処理をした
   後、このチャネルで端子の上下制約により、トラック数
   の増加があった場合に、このチャネル内で斜め方向の配
   線を部分的に使用して端子の上下制約に起因する冗長な
   トラックを削除する後、処理を行うことを特徴とする半
   導体集積回路装置の配線方法。