JPS63131738A - パリテイチエツク方式 - Google Patents
パリテイチエツク方式Info
- Publication number
- JPS63131738A JPS63131738A JP61276767A JP27676786A JPS63131738A JP S63131738 A JPS63131738 A JP S63131738A JP 61276767 A JP61276767 A JP 61276767A JP 27676786 A JP27676786 A JP 27676786A JP S63131738 A JPS63131738 A JP S63131738A
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 11
- 230000002159 abnormal effect Effects 0.000 description 29
- 238000010586 diagram Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シリアルデータ伝送システムにおいて、伝送
データの誤り制御を行うパリティチェック方式の改良に
関するものである。
データの誤り制御を行うパリティチェック方式の改良に
関するものである。
［従来の技ｍｌ
第１図はパリティチェック方式が適用された一般的なシ
リアルデータ伝送システムの構成を示す図で、以下、こ
れについて説明する。データソースＡ１より出力された
データＤ７〜ＤＯは、パリティジェネレータＡ３により
チェックされ、パリティ信号ＰＡＬが作成される。同様
に、データソースＢ２より出力されたデータＤＦ−Ｄ８
のデータも、パリティジェネレータＢ４によりチェック
され、パリティ信号ＰＡ２が作成される。並列−直列変
換シフトレジスタ５には、前記データＤＦ〜ＤＯ及びパ
リティ信号ＰＡＬ、ＰＡ２がロードされるとともに、ス
タートビット付加回路６からのスタートビット信号ＳＴ
も与えられる。
リアルデータ伝送システムの構成を示す図で、以下、こ
れについて説明する。データソースＡ１より出力された
データＤ７〜ＤＯは、パリティジェネレータＡ３により
チェックされ、パリティ信号ＰＡＬが作成される。同様
に、データソースＢ２より出力されたデータＤＦ−Ｄ８
のデータも、パリティジェネレータＢ４によりチェック
され、パリティ信号ＰＡ２が作成される。並列−直列変
換シフトレジスタ５には、前記データＤＦ〜ＤＯ及びパ
リティ信号ＰＡＬ、ＰＡ２がロードされるとともに、ス
タートビット付加回路６からのスタートビット信号ＳＴ
も与えられる。
第２図は、このようなシフトレジスタ５の内容を示す図
で、これが１ブロックデ一タ様式となっている。図中左
側がシフトレジスタ５の出力側に近い側であり、シフト
動作に従ってスタートビット信号ＳＴから１ビットずつ
伝送（送信）されて行く。
で、これが１ブロックデ一タ様式となっている。図中左
側がシフトレジスタ５の出力側に近い側であり、シフト
動作に従ってスタートビット信号ＳＴから１ビットずつ
伝送（送信）されて行く。
並列−直列変換シフトレジスタ５から出力された１ブロ
ックデータは、直列−並列変換シフトレジスタ７に取り
込まれる。そしてそのシフトレジスタフの所定のビット
に前記スタートビット信号ＳＴが達した時、同シフトレ
ジスタ７はシフト動作を停止し、取込データを出力する
。出力されたデータＤＦ−ＤＯ及びパリティ信号ＰＡＬ
、ＰＡ２は、パリティチェッカＡ８．パリティチェッカ
Ｂ９によってパリティチェックされ、その結果は信号Ｐ
ＯＩ、ＰＯ２としてレジスタ１０に与えられる。レジス
タ１０は、スタートビット信号ＳＴとパリティチェック
結果信号ＰＯＩ、ＰＯ２が異常なしを示したときにデー
タＤＦ−Ｄｏをラッチする。
ックデータは、直列−並列変換シフトレジスタ７に取り
込まれる。そしてそのシフトレジスタフの所定のビット
に前記スタートビット信号ＳＴが達した時、同シフトレ
ジスタ７はシフト動作を停止し、取込データを出力する
。出力されたデータＤＦ−ＤＯ及びパリティ信号ＰＡＬ
、ＰＡ２は、パリティチェッカＡ８．パリティチェッカ
Ｂ９によってパリティチェックされ、その結果は信号Ｐ
ＯＩ、ＰＯ２としてレジスタ１０に与えられる。レジス
タ１０は、スタートビット信号ＳＴとパリティチェック
結果信号ＰＯＩ、ＰＯ２が異常なしを示したときにデー
タＤＦ−Ｄｏをラッチする。
以上のように通常、データ伝送においてはパリティチェ
ックが行われている。
ックが行われている。
ところで従来のこの種パリティチェック方式は。
付加するパリティビットの論理（パリティ論理）を偶数
パリティ又は奇数パリティに統一して設定していた。す
なわち、パリティジェネレータＡ３とそれに対応するパ
リティチェッカＡ８を偶数パリティとし、パリティジェ
ネレータＢ４とそれに対応するパリティチェッカＢ９を
も偶数パリティ（設定１）としたり、その逆に全てを奇
数パリティ（設定２）としていた。
パリティ又は奇数パリティに統一して設定していた。す
なわち、パリティジェネレータＡ３とそれに対応するパ
リティチェッカＡ８を偶数パリティとし、パリティジェ
ネレータＢ４とそれに対応するパリティチェッカＢ９を
も偶数パリティ（設定１）としたり、その逆に全てを奇
数パリティ（設定２）としていた。
［発明が解決しようとする問題点］
しかしながら上述従来方式、すなわちパリティ設定１，
２では次のような問題点があった。第３図は、第２図に
示す様式の１ブロックデータが送受されるシリアルデー
タ伝送システム（第１図のシステム）中の直列−並列変
換シフトレジスタ７における信号状態例を示す図で、（
Ａ）は信号待機状態、（Ｂ）は異常状態１、（Ｃ）は異
常状態２、（Ｄ）は異常状態３の各場合の信号状態を示
す。
２では次のような問題点があった。第３図は、第２図に
示す様式の１ブロックデータが送受されるシリアルデー
タ伝送システム（第１図のシステム）中の直列−並列変
換シフトレジスタ７における信号状態例を示す図で、（
Ａ）は信号待機状態、（Ｂ）は異常状態１、（Ｃ）は異
常状態２、（Ｄ）は異常状態３の各場合の信号状態を示
す。
第４図は上述従来方式におけるパリティ設定１゜２と異
常状態１〜３の検出の可否との関係を示す図で、図中ｒ
奇」は奇数パリティ、「偶」は偶数パリティ、「０」は
検出筒、「×」は検出不可を示す。この第４図から分か
るように、従来のパリティ設定１では異常状態２が、パ
リティ設定２では異常状態１が、各々検出できない。以
下、これについて第３図及び第４図に基づき説明する。
常状態１〜３の検出の可否との関係を示す図で、図中ｒ
奇」は奇数パリティ、「偶」は偶数パリティ、「０」は
検出筒、「×」は検出不可を示す。この第４図から分か
るように、従来のパリティ設定１では異常状態２が、パ
リティ設定２では異常状態１が、各々検出できない。以
下、これについて第３図及び第４図に基づき説明する。
まず、信号待機状態（第３図（Ａ））では、スタートビ
ット信号ＳＴがアクティブ（“Ｈｕレベル）でないため
伝送信号とはみなされない。異常状態１（第３図（Ｂ）
）は、並列−直列変換シフトレジスタ５の内容がどうで
あれ、信号状態が全て１１ Ｈ１ルベルであるという異
常である。実際には、シフトレジスタ５，７間の信号線
路が電源ライン（図示せず）と接触したときなどに起こ
る。このような異常状態１はパリティ設定２では検出で
きない。
ット信号ＳＴがアクティブ（“Ｈｕレベル）でないため
伝送信号とはみなされない。異常状態１（第３図（Ｂ）
）は、並列−直列変換シフトレジスタ５の内容がどうで
あれ、信号状態が全て１１ Ｈ１ルベルであるという異
常である。実際には、シフトレジスタ５，７間の信号線
路が電源ライン（図示せず）と接触したときなどに起こ
る。このような異常状態１はパリティ設定２では検出で
きない。
スタートビット信号ＳＴがアクティブな上にパリティ論
理が符合（奇数、奇数でパリティが一致）してしまうか
らである。また異常状態２（第３図（Ｃ））は、信号待
機状［（第３図（Ａ））においてスタートビット信号Ｓ
Ｔと誤認されるような１ビット分のノイズが混入された
場合である。このような異常状態２はパリティ設定１で
は検出できない。スタートビット信号ＳＴがアクティブ
な上にパリティ論理が符合（偶数、偶数でパリティが一
致）してしまうからである、なお、パリティ設定１にお
ける異常状態１，３及びパリティ設定２における異常状
態２，３は、いずれもパリティ論理が符合しないので検
出可能である。
理が符合（奇数、奇数でパリティが一致）してしまうか
らである。また異常状態２（第３図（Ｃ））は、信号待
機状［（第３図（Ａ））においてスタートビット信号Ｓ
Ｔと誤認されるような１ビット分のノイズが混入された
場合である。このような異常状態２はパリティ設定１で
は検出できない。スタートビット信号ＳＴがアクティブ
な上にパリティ論理が符合（偶数、偶数でパリティが一
致）してしまうからである、なお、パリティ設定１にお
ける異常状態１，３及びパリティ設定２における異常状
態２，３は、いずれもパリティ論理が符合しないので検
出可能である。
以上のように従来方式では、異常状態１又は２のいずれ
かが検出できないという問題点があった。
かが検出できないという問題点があった。
本発明はこのような問題点を解消するためになされたも
ので、異常状態１，２ともに検出できるパリティチェッ
ク方式を提供することを目的とす ゛る。
ので、異常状態１，２ともに検出できるパリティチェッ
ク方式を提供することを目的とす ゛る。
［問題点を解決するための手段］
本発明は、パリティ論理を従来方式のように偶数パリテ
ィ又は奇数パリティに統一せず、それらを混合してパリ
ティ設定したものである。
ィ又は奇数パリティに統一せず、それらを混合してパリ
ティ設定したものである。
［作用コ
本発明のパリティ設定によれば、異常状態１゜２のいず
れに対してもパリティ論理は符合せず、したがってそれ
らの検出が可能となる。
れに対してもパリティ論理は符合せず、したがってそれ
らの検出が可能となる。
［実施例］
以下１図面を参照して本発明の実施例について説明する
。第５図は本発明によるパリティチェック方式における
２つのパリティ設定例（パリティ設定３，４）とその場
合の異常状態１〜３の検出の可否との関係を示す図で、
図中「奇」、「偶」。
。第５図は本発明によるパリティチェック方式における
２つのパリティ設定例（パリティ設定３，４）とその場
合の異常状態１〜３の検出の可否との関係を示す図で、
図中「奇」、「偶」。
「Ｏ」及び「×」は各々第４図と同様である。
すなわち本発明方式は、固定データ長を１ブロックの伝
送データとし、１ビット以上の′Ｉ ＨＩＩレベルのス
タートビットを付加するとともに、前記１ブロックの伝
送データを少なくとも２つ以上に分割する（ここまでは
従来方式と同様。第２図参照）、そしてその分割データ
に対して互いに異なるパリティビット、すなわち奇数パ
リティビット。
送データとし、１ビット以上の′Ｉ ＨＩＩレベルのス
タートビットを付加するとともに、前記１ブロックの伝
送データを少なくとも２つ以上に分割する（ここまでは
従来方式と同様。第２図参照）、そしてその分割データ
に対して互いに異なるパリティビット、すなわち奇数パ
リティビット。
偶数パリティビットを各々付加して伝送し、受信側にて
パリティチェックするものである。
パリティチェックするものである。
第５図に示すパリティ設定３．４は、いずれも１ブロッ
クのデータを２分割した場合の例を示す。
クのデータを２分割した場合の例を示す。
そのうちのパリティ設定３は、第１図に示すシリアルデ
ータ伝送システムにおいて、パリティジェネレータＡ３
とパリティチェッカＡ８（パリティ信号ＰＡＬ側）を偶
数パリティとし、パリティジェネレータＢ４とパリティ
チェッカＢ９（パリティ信号ＰＡ２側）を奇数パリティ
とするパリティ論理の設定である。このパリティ設定３
によれば。
ータ伝送システムにおいて、パリティジェネレータＡ３
とパリティチェッカＡ８（パリティ信号ＰＡＬ側）を偶
数パリティとし、パリティジェネレータＢ４とパリティ
チェッカＢ９（パリティ信号ＰＡ２側）を奇数パリティ
とするパリティ論理の設定である。このパリティ設定３
によれば。
第５図から分かるように異常状態１，２（第３図参照）
ともに検出できる。すなわち異常状態１については、パ
リティ信号ＰＡ２ （奇数パリティ）側においては１１
Ｈ＃ｌレベルが９ビットでパリティ論理が符合してし
まうが、パリティ信号ＰＡＬ（偶数パリティ）側におい
ては同じく“Ｈ”レベルが９ビットでパリティ論理が符
合せず、これにより検出可能となる。異常状態２につい
ては、パリティ信号ＰＡＬ側においては“Ｌ”レベルが
９ビットでパリティ論理が符合してしまうが、パリティ
信号ＰＡＺ側においては同じく“Ｌ ｌｊレベルが９ビ
ットでパリティ論理が符合せず、これにより検出可能で
ある。
ともに検出できる。すなわち異常状態１については、パ
リティ信号ＰＡ２ （奇数パリティ）側においては１１
Ｈ＃ｌレベルが９ビットでパリティ論理が符合してし
まうが、パリティ信号ＰＡＬ（偶数パリティ）側におい
ては同じく“Ｈ”レベルが９ビットでパリティ論理が符
合せず、これにより検出可能となる。異常状態２につい
ては、パリティ信号ＰＡＬ側においては“Ｌ”レベルが
９ビットでパリティ論理が符合してしまうが、パリティ
信号ＰＡＺ側においては同じく“Ｌ ｌｊレベルが９ビ
ットでパリティ論理が符合せず、これにより検出可能で
ある。
上述本発明方式（パリティ設定３）によれば、異常状態
１，２ともに検出できる。
１，２ともに検出できる。
パリティ設定４は本発明方式の他の例で、パリティ信号
ＰＡＬ側を奇数パリティとし、パリティ信号ＰＡＺ側を
偶数パリティとするパリティ論理の設定である。すなわ
ち上述パリティ設定３では、異常状態１，２は検出でき
るが、異常状態３は、パリティ信号ＰＡＬ、ＰＡ２側に
おいてともにパリティ論理が符合してしまい、検出不能
となる点に鑑みてなされたものである。これによれば、
異常状態１についてはパリティ信号ＰＡ２側において、
異常状態２についてはパリティ信号ＰＡＬ側において、
異常状態３についてはパリティ信号ＰＡｌ、ＰＡ２両側
において、各々パリティ論理が符合しない。したがって
異常状態１〜３の全てについて検出可能となる。
ＰＡＬ側を奇数パリティとし、パリティ信号ＰＡＺ側を
偶数パリティとするパリティ論理の設定である。すなわ
ち上述パリティ設定３では、異常状態１，２は検出でき
るが、異常状態３は、パリティ信号ＰＡＬ、ＰＡ２側に
おいてともにパリティ論理が符合してしまい、検出不能
となる点に鑑みてなされたものである。これによれば、
異常状態１についてはパリティ信号ＰＡ２側において、
異常状態２についてはパリティ信号ＰＡＬ側において、
異常状態３についてはパリティ信号ＰＡｌ、ＰＡ２両側
において、各々パリティ論理が符合しない。したがって
異常状態１〜３の全てについて検出可能となる。
［発明の効果］
以上述べたように本発明によれば、固定データ長を１ブ
ロックの伝送データとし、１ビット以上のＩＩＨ”レベ
ルのスタートビットを付加するとともに、前記１ブロッ
クの伝送データを少なくとも２つ以上に分割し、その分
割データに対して互いに異なるパリティピットを各々付
加して伝送し、受信側にてパリティチェックするように
したので、異常状態１，２ともに検出できるという効果
がある。
ロックの伝送データとし、１ビット以上のＩＩＨ”レベ
ルのスタートビットを付加するとともに、前記１ブロッ
クの伝送データを少なくとも２つ以上に分割し、その分
割データに対して互いに異なるパリティピットを各々付
加して伝送し、受信側にてパリティチェックするように
したので、異常状態１，２ともに検出できるという効果
がある。
第１図はパリティチェック方式が適用されたシリアルデ
ータ伝送システムの構成を示す図、第２図は同上システ
ムにおいて伝送される１ブロックデータの様式を示す図
、第３図は同上システムの受信側における信号状態例を
示す図、第４図は従来方式におけるパリティ設定と異常
状態１〜３の検出の可否との関係を示す図、第５図は本
発明方式におけるパリティ設定例とその場合の異常状態
１〜３の検出の可否との関係を示す図である。 １．２・・・データソース、３，４・・・パリティジェ
ネレータ、５・・・並列−直列変換シフトレジスタ、６
・・・スタートビット付加回路、７・・・直列−並列変
換シフトレジスタ、８，９・・・パリティチェッカ、Ｄ
Ｏ〜ＤＦ・・・データ、ＰＡＬ、ＰＡ２・・・パリティ
信号、ＳＴ・・・スタートビット信号。 特許出願人 日立精工株式会社 代理人 弁理士 秋 本 正 実 第 ブ 図 Ｗｉ ２ 図 第３図
ータ伝送システムの構成を示す図、第２図は同上システ
ムにおいて伝送される１ブロックデータの様式を示す図
、第３図は同上システムの受信側における信号状態例を
示す図、第４図は従来方式におけるパリティ設定と異常
状態１〜３の検出の可否との関係を示す図、第５図は本
発明方式におけるパリティ設定例とその場合の異常状態
１〜３の検出の可否との関係を示す図である。 １．２・・・データソース、３，４・・・パリティジェ
ネレータ、５・・・並列−直列変換シフトレジスタ、６
・・・スタートビット付加回路、７・・・直列−並列変
換シフトレジスタ、８，９・・・パリティチェッカ、Ｄ
Ｏ〜ＤＦ・・・データ、ＰＡＬ、ＰＡ２・・・パリティ
信号、ＳＴ・・・スタートビット信号。 特許出願人 日立精工株式会社 代理人 弁理士 秋 本 正 実 第 ブ 図 Ｗｉ ２ 図 第３図
Claims (1)
- シリアルデータ伝送システムにおいて、固定データ長を
１ブロックの伝送データとし、１ビット以上の“Ｈ”レ
ベルのスタートビットを付加するとともに、前記１ブロ
ックの伝送データを少なくとも２つ以上に分割し、その
分割データに対して互いに異なるパリティビットを各々
付加して伝送し、受信側にてパリティチェックすること
を特徴とするパリティチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276767A JPS63131738A (ja) | 1986-11-21 | 1986-11-21 | パリテイチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276767A JPS63131738A (ja) | 1986-11-21 | 1986-11-21 | パリテイチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131738A true JPS63131738A (ja) | 1988-06-03 |
Family
ID=17574071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276767A Pending JPS63131738A (ja) | 1986-11-21 | 1986-11-21 | パリテイチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017208710A (ja) * | 2016-05-18 | 2017-11-24 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置、通信方法、プログラム、および、通信システム |
-
1986
- 1986-11-21 JP JP61276767A patent/JPS63131738A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017208710A (ja) * | 2016-05-18 | 2017-11-24 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置、通信方法、プログラム、および、通信システム |
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