JPH0215350A - 信号線異常時の信号保障方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 信号（通信データ）の異常を検出し保障する信号線異常
時の信号保障方式に関し、 信号線の異常の検出及びそれに基づく信号保障の速やか
な動作を可能にすることを目的とし、信号の出力側にお
いて信号線に出力される前後の出力信号を比較し、該比
較結果として前記信号線の異常を検出する信号線異常検
出手段を有し、該手段の比較結果を信号の入力側に出力
すると共に、前記出力側において前記比較結果に基づい
て前記信号線に出力すべき信号を制御するように構成す
る。

〔産業上の利用分野〕

本発明は、信号（通信データ）の異常を検出し保障する
信号線異常時の信号保障方式に関する。

〔従来の技術〕

ＣＰＵ　（中央制御装置）と補助記憶装置・入出力装置
間、ＬＳＩ間、又はパッケージ間のデータ伝送、あるい
は交換機間のデータ通信等において、伝送又は通信を行
うべき信３線（バス、伝送路等）に異常が発生した場合
、それによる信号の異常は、従来、信号の入力側で検出
し、それに基づいて出力側に信号の再送要求等を出して
いた。

具体的には、例えば信号にパリティピットを付加してお
き、入力側でそのパリティビットをチエツクすることに
より、エラー検出を行っていた。

〔発明が解決しようとする課題〕

しかし、上記のように入力側で信号線の異常の検出等を
行う方式においては、前記パリティチエツク等の特別な
制御、及びそれに基づく出力側への信号の再送要求制御
等の手順が必要となるため、信号線の異常の修復に時間
がかかり、また、最悪の場合はシステム全体が停止して
しまうような事態になる場合もあるという問題点を有し
ていた。

本発明は、信号線の異常の検出及びそれに基づく信号保
障の速やかな動作を可能にすることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。同図において、
出力側１及び入力側２は例えば交換機、ＬＳＩ、ＣＰＵ
等の機器であり、信号線４は例えばバス又は伝送路等で
ある。また、出力側１において、信号３は例えば信号出
力手段７（出力バッフ１等）を介して信号３′として信
号線４に出力されるとする。

そして、出力側１に設けられる信号線異常検出手段５は
、信号線４に出力される前後の信号３及び３′を比較し
、その比較結果６として信号線４の異常を検出する。

上記比較結果６は、入力側２に出力されると共に、出力
側１において上記比較結果６に基づいて信号線４に出力
ずべき信号３が制御される。

〔作　　　用〕

以上の手段において、信号線４に正しい信号３が出力さ
れているか否か、すなわち、信号３と信号３′が一致し
ているか否かは、出力側１の信号線異常検出手段５によ
って簡単に検出することができる。

そして、上記信号線異常検出手段５からの比較結果６を
入力側２に出力することにより、入力側２では現在信号
線４を介して入力している信号３′が正しいか否かを知
ることができ、異常が発生した場合には信号３′を取り
込まないように動作することができる。

また、出力側ｌにおいては、比較結果６に基づいて信号
線異常が発生したと判断される場合には、出力すべき信
号３に対する再送制御又は極性反転等の信号保障の制御
を速やかに行うことができる。

上記のように、信号線異常の検出及びそれに基づく信号
保障の制御を出力側１で行うため、信号３′にエラー検
出のための特別な符号等を付加する必要がなく、また、
出力側１と入力側１の間の再送制御のための手順等が必
要なくなり、信号線異常の修復を高速に行うことができ
、またシステム全体の制御（通信の中断等）を効率よく
行うことができる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

第２図は、本発明の実施例の構成図である。

出力側８及び入力側９は例えば交換機、ＬＳＩ、ＣＰＵ
等の機器であり、信号線２６は例えばバス又は伝送路等
である。ここで、バスのように複数本の信号線からなる
場合は、第２図の構成は各信号線毎に対応して設けられ
ている。すなわち、異常検出は各信号線毎に行われる。

従って以後は１回路分のみを説明する。

まず、出力側８において、出力制御回路１２から出力さ
れる信号２２は信号線異常検出回路１１に入力するとと
もに入出力バッファ１０に入力し、同バフファ１０内の
出力バッファ１４から出力ビン２４を介して信号線２６
上に信号２２′として出力され、入力側９に伝送される
。また信号２２′は入力バッファ１５を介して信号線異
常検出回路１１に入力する。なお、上記出力バッファ１
４は出力制御回路１２からの負論理の制御信号２３によ
って開閉制御される。

次に、信号線異常検出回路１１において、信号２２はデ
イレイ１６を介して排他論理和回路１７（ＥＯＲ１７、
以下同じ）に入力する。また、入出力バッファ１０内の
入カバソファ１５を介して入力する信号２２′もＥＯＲ
１７に入力する。このＥＯＲ１７により、信号２２及び
２２′の一致・不一致が検出される。なお、デイレイ１
６は信号２２が入出力バッファ１０を介して信号２２′
としてＥＯＲ１７に到達するタイミングと、信号２２が
ＥＯＲ１７に直接到達するタイミングのずれを補正する
ためのものである。

次に、アンドゲート１８は、ローレベルの制御信号２３
が前記出力バッファ１４をオンにし信号２２を出力させ
ているタイミングでオンとなり、このタイミングでＥＯ
Ｒ１７の出力がＤフリップフロップ１９（ＦＦ１９、以
下同し）の入力端子りに入力する。

そして、この信号はタイミング発生回路１３から発生さ
れるタイミング信号がデイレイ２０を介してＦＦ１９の
クロック端子ＣＫに入力するタイミングでＦＦ１９に取
り込まれる。なお、このタイミングは入力側９が信号線
２６を介して入力する信号２２′を取り込むランチタイ
ミングと同じタイミングであり、デイレイ２０は、信号
２２が入出力バッファ１０から信号線２６を介して入力
側１へ到達するタイミングと、同じく信号２２が人出カ
バソファ１０から信号線異常検出回路１１内のＦＦ１９
に到達するタイミングのずれを補正するためのものであ
る。

上記タイミングでＦＦ１９にセットされたＥ○Ｒ１７の
出力は、出力端子Ｑからエラー信号２７として出力され
、出カバソファ２１を介して出力ピン２５から入力側９
へ出力されると共に、出力側８内の出力制御回路１２に
入力する。

出力制御回路１２は、上記エラー信号２７に基づいて出
力すべき信号２２を制御する。

上記構成の実施例の動作につき、以下に説明を行う。

まず、出力制御回路１２はローレベルの制御信号２３を
出力して出力バッファ１４及びアンドゲート１８をオン
にし、同時に信号２２を出力する。

信号２２は出力バッファ１４を介して出力ビン２４から
信号２２′として信号線２６に出力され、入力側９へ送
られる。ここで、信号２２′は入カバソファ１５を介し
てＥＯＲ１７に入力し、ここでデイレイ１６を介してＥ
ＯＲ１７に入力する元の信号２２と比較される。

今、信号２２が信号２２′として正常に出力されている
場合、両者の論理は一致するためＥＯＲ１７の出力はロ
ーレベルとなる。従って、アンドゲート１８からＦＦ１
９への入力はローレベルとなり、ＦＦ１９からのエラー
信号２７もローレベルとなって正常状態を示す。

これに対して、信号線２６のアース又は電源への接触又
は断線の発生、あるいは信号線２６に雑音が重畳されて
信号２２′が正常でなくなったような場合、信号２２と
信号２２′は一致しなくなるためＥＯＲ１７の出力はハ
イレベルとなる。従って、アンドゲート１８からＦＦ１
９への入力はハイレベルとなり、これが入力側９による
信号２２′のラッチタイミングに同期してＦＦ１９に取
り込まれ、その出力のエラー信号２７がハイレベルとな
る。

上記エラー信号２７は出カバソファ２１から出力ピン２
５を介して入力側９に送られるため、入力側９はエラー
信号２７がハイレベルとなったタイミングにおける信号
２２′に異常の有ることを知ることができる。

続いて、出力側８では出力制御回路１２が１回目のエラ
ー信号２７のハイレベル状態を判定することにより、ま
ず、信号線２６がアース又は電源に接触して信号２２′
の論理が「０」　（ローレベル）又は「１」　（ハイレ
ベル）に固定されてしまったと推定する。すなわち、も
しアースに接触しζいれば、信号２２として論理「１」
　（ハイレベル）を出力した場合、信号２２′は論理「
０」（ローレベル）となってエラー信号２’７がハイレ
ベルとなる。逆に、もし電源に接触していれば、信号２
２として論理「Ｏ」　（ローレベル）を出力した場合、
信号２２′は論理「１」　（ハイレベル）となってエラ
ー信号２７がハイレベルとなる。

このような場合、出力制御回路１２は出力すべき信号２
２の極性を反転して出力する。これにより、もし本当に
上記のような状態が発生していれば、信号２２と信号２
２′は一致するためエラー信号２７はローレベルに立ち
下がる。

従って、入力側９ではエラー信号２７がハイレベルにな
った後、次のタイミングでローレベルに立ち下がった場
合、そのタイミングで入力する信号２２′は極性が反転
されていると判定して、信号２２′の極性を元に戻して
取り込み、エラー訂正を行える。

一方、前記のような信号線２６のアース又は電源への接
触が発生しておらず、例えば雑音の混入等によって信号
２２と信号２２′とが不一致となった場合、上記のよう
にエラー信号２７がノーイレベルとなった後、出力制御
回路１２が信号２２の極性を反転して出力しても、再び
信号２２と信号２２′とが不一致となり、エラー信号２
７が次のタイミングでもハイレベルとなってしまうこと
が起こりうる。

このように２回続けてエラー信号２７がハイレベルとな
ると、出力制御回路１２では元の信号２２を再送する動
作をおこなう。これにより、もし再送が成功すれば信号
２２と信号２２′は一致するためエラー信号２７はロー
レベルに立ち下がる。

従って、入力側９ではエラー信号２７が連続するタイミ
ングでハイレベルとなった後、次のタイミングでローレ
ベルに立ち下がった場合、そのタイミングで人力する信
号２２′は再送信号であると判定して、信号２２′をそ
のまま取り込み、エラー訂正を行える。

そして、上記再送を所定回数繰り返しても、エラー信号
２７がローレベルに立ち下がらない場合は、信号線２６
に断線が発生し、又は入出カバソファ１０に障害が発生
したと判定し、出力制御回路１２は信号２２の出力を中
断し、特には図示しないアラーム表示等を行う。

このとき、入力側１ではエラー信号２７が所定回数のタ
イミングで連続してハイレベルとなったことを検出する
ことにより、上記出力の中断を判定し、特には図示しな
いアラーム表示等を行う。

以上に示したように、本実施例では出力側１で信号線２
６の異常を迅速に検出でき、それに基づく信号２２に対
する掘性反転、再送制御、出力中断等のエラー訂正処理
を入力側９とやりとりを行うことなく効率良く実行する
ことができる。

なお、第２図の実施例では、信号２２′は入出カバソフ
ァ１０内の入カバソファ１５を介して信号線異常検出回
路１１に取り込むような構成にしたが、出カバソファ１
４のみしかもたないシステムでは、出力ビン２４からの
信号線２６を別の入力ピンを介して信号線異常検出回路
１１に引き込むようにしてもよい。

また、第２図の実施例では、エラー信号２７が発生した
場合、出力制御回路１２がエラー訂正の処理等を行うよ
うにしたが、例えばバスのように複数の信号線を有する
システムにおいては、エラーが発生した信号線の信号を
エラーが発生していない信号線に振り分けるようにして
もよい。すなわち、例えば８ビツトのバスで上位の４ビ
ットにエラーが発生した場合、下位の４ビツトのバスを
用いて２倍の時間で正しいデータを送るように制御して
もよい。

〔発明の効果〕

本発明によれば、信号線異常の検出及びそれに基づくエ
ラー訂正等の信号保障の制御を出力側で行うようにした
ため、入力側に送る信号にエラー検出のための特別な符
号等を付加する必要がなく、また、エラー訂正のための
情報のやりとりを入力側との間で行う必要がないため、
信号の再送制御手順等が不要になり、信号線異常の修復
を高速かつ効率良く行うことが可能になる。またエラー
訂正ができない場合のシステムの全体の中断等の制御も
、出力側主導で安全に行うことが可能となる。

【図面の簡単な説明】

第１図は本発明のプロ・ツク図、 第２図は本発明の実施例の構成図である。 １・・・出力側、 ２・・・入力側、 ・・・信号、 信５線、 信号線異常検出手段、 比較結果。

Claims (1)

【特許請求の範囲】
1. 信号の出力側（１）において信号線（４）に出力される
   前後の出力信号（３、３′）を比較し、該比較結果（６
   ）として前記信号線（４）の異常を検出する信号線異常
   検出手段（５）を有し、該手段（５）の比較結果（６）
   を信号の入力側（２）に出力すると共に、前記出力側（
   １）において前記比較結果（６）に基づいて前記信号線
   （４）に出力すべき信号（３）を制御することを特徴と
   する信号線異常時の信号保障方式。