JPH02180444A - 転送データ判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号送信側と信号受信側間で転送されるデー
タの適否を判定する転送データ判定回路に関する。

（従来の技術） データバス等の伝送路を介してデータ転送を行う場合、
信号形式はＮ　ＲＺ　（ｓｏｎ　ｒｅｔｕｒｎ　ｔｏ　
ｚｅｒｏ）形式であるが、信号送信側はまず制御信号に
よってデータの転送を行う旨を信号受信側へ伝え、次い
で転送データを伝送路へ送出する。そして、信号受信側
は制御信号の入力によって受信態勢に入り、伝送路上の
データを所定の動作クロ・７りに従って取り込むことを
行う。

（発明が解決しようとする課題） しかしながら、前述したような従来のデータ転送方式に
おいては、信号受信側は伝送路上のデータの適否を判定
することなく取り込むのが通例であるので、データの転
送経路に障害があり転送されたデータが本来受は取るべ
きデータと異なっていても信号受信側ではそれをそのま
ま取り込むことになる。データにはパリティピット等の
冗長ビットが付され、データ取込後に誤り判定を行える
ようになってはいるが、データがＮＲＺ形式であるので
、データの転送経路の障害による誤り検出は困難であり
、誤ったデータで処理が行われる危険性がある。

本発明は、このような問題に鑑みなされたもので、その
目的は、データの転送経路の障害に起因する誤り発生を
信号受信側がデータを取り込む以前に検出できる転送デ
ータ判定回路を提供することにある。

（課題を解決するための手段） 前記目的を達成するために、本発明の転送データ判定回
路は次の如き構成を有する。

即ち、本発明の転送データ判定回路は、信号送信側は所
定ビット数からなるデータ信号を伝送路へ送出する際に
その送出を報知する制御信号を出力し、信号受信側は前
記制御信号の入力に応答して受信モードとなり伝送路か
ら前記データ信号を取り込むようにしたデータ転送方式
においてその転送データの適否を判定する転送データ判
定回路であって；　この転送データ判定回路は、信号送
信側と伝送路間に設けられ、前記制御信号の発生に応答
して一定ビットパターンからなる判定データを形成しそ
れを前記データ信号に前置して伝送路へ順次送出するデ
ータ付加手段と；　伝送路と信号受信側間に設けられ、
伝送路から順次入力する前記判定データを検定し、その
検定が終了するまでの期間では前記制御信号の信号受信
側への伝達を禁止し、検定終了後に該制御信号を判定デ
ータに後続する前記データ信号と共に信号受信側へ伝達
する等を行うデータ判定手段と；　を備えることを特徴
とするものである。

（作　用） 次に、前記の如く構成される本発明の転送データ判定回
路の作用を説明する。

データ付加手段は、信号送信側が出力するデータ信号に
判定データを前置し、その判定データから順に伝送路へ
送出する。そして、データ判定手段では、制御信号の信
号受信側への伝達を禁止しておいて、伝送路から順次入
力する判定データを検定する。データ信号がＮＲＺ形式
であるので、データの転送経路に障害があれば、伝送路
から取り込んだ判定データの内容は全て“１°′または
全て０″となり、データ付加手段で形成したものとの識
別を容易になし得る。その結果、誤りがなければ、制御
信号とデータ信号を信号受信側へ伝達する。また、誤り
があれば例えばその後の伝達をしない、あるいは、誤り
のあることの通知と共に伝達するなどを行うことになる
。

要するに、データ転送経路の障害に起因する誤り発生を
信号受信側がデータを取り込む以前に検出できるのであ
り、ＮＲＺ形式が本質的に有する難点を簡単に解決でき
、誤った処理がなされる危険性を未然に防止できること
になる。

（実　施　例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係る転送データ判定回路を
示す、第１図において、信号送信側１は、伝送路へデー
タ送出を行う場合、まず転送制御信号３を°゛０”→“
１”にし、次いで所定時間経過後に送信データ信号４を
転送りロック５に同期して出力し、データ送出を終了し
、応答があると転送制御信号を“１”→゛′０°′とす
る０通常、以上の動作が繰り返されて一連のデータ信号
が伝送路へ送出される。なお、データ信号はＮＲＺ形式
のデータで所定ビット数からなる。

そして、この信号送信側１と伝送路間には本発明に係る
判定データ付加部６が設けられ、全体として送信側ブロ
ックを構成している０判定データ付加部６は、例えば後
述する第２図に示す如くに構成されるが、転送制御信号
が“０”→“１”と変化したことに応答して一定ビット
パターンからなる判定データを形成し、それを送信デー
タ信号４に前置して伝送路へ順次送出することを行う。

これは転送りロック５に従って行われる。転送デ−タ信
号８はこのようにして伝送路へ送出されたデータ信号で
ある。

一方、受信側ブロックは信号受信側２と本発明に係る付
加データ判定部７とで構成され、付加データ判定部７は
伝送路と信号受信側２間に設けられる。この付加データ
判定部７は、例えば後述する第３図に示す如くに構成さ
れるが、伝送路から順次入力する前記転送データ信号を
受けてその先頭にある前記判定データを検定し、その検
定が終了するまでの期間では前記転送制御信号３の信号
受信側２への伝達を禁止し、検定終了後に例えば誤りが
なければ転送制御信号３を実転送制御信号つとして、ま
た判定データに後続する前記送信データ信号４を実送信
データ信号１０としてそれぞれ信号受信側２へ伝達する
ことを行う、また、誤りがあれば、実転送制御信号９と
実送信データ信号１０とを伝達しない、あるいは、誤り
のあることを別線で通知して伝達することになる。実転
送制御信号９の伝達がなければ信号送信側１は転送制御
信号３に対する信号受信側２からの応答がないことから
異常を検出でき、また信号受信側２は誤ったデータ信号
を取り込まないで済む、また、条件対で信号受信側２へ
渡す場合でも、誤ったデータで処理が実行される危険性
を未然に防止できる。なお、例えば付加データ判定部７
において、転送制御信号３の入力時から実転送制御信号
９が発せられるまでの時間監視を行うことで、当該転送
データ判定回路の異常、または、転送データに誤りが発
生したこと等の情報を得ることができる。

次に、第２図および第３図を参照して具体的な構成例を
説明する。この具体例は、送信データ信号４が１ビツト
のビットシリアルなデータ信号である場合、これに４ビ
ツトの判定データ゛°１１０１″を付加する場合の例で
ある。

まず、判定データ付加部６について説明する。

第２図において、６１１〜６１４は設定器であり、それ
ぞれ図中上下方向に配列された３個の端子を有するもの
として示しである。それぞれの下段端子は、インバータ
６０１の入力端と共に接地され、“０°ルベルになって
いる。また、それぞれの上段端子はインバータ６０１の
出力が印加され、“１ルベルになっている。それぞれの
中段端子は出力端子であって、設定器６１１．同６１２
および同６１４では上段端子と接続され、また設定器６
１３では下段端子と接続されている。その結果、各設定
器の出力信号（ａ、ｂ、ｃ、ｄ）は“１１０１”となり
、これが判定データの内容である。これらの出力信号は
対応する３人力のアンドゲート６３２〜同６３５の１つ
の入力信号となっている。

６２１〜６２５はＤタイプのフリップフロップ（Ｆ／Ｆ
）であり、これらのクロック端子Ｃには転送りロック５
がインバータ６０２を介して印加される。ＮＲＺのデー
タビットの中央位置でサンプリングするのである。また
、これらのＦ／Ｆのリセット端子Ｒには転送制御信号３
が印加され、これが０″のときリセット状態に設定され
るようになっている。

Ｆ／Ｆ６２１では、入力端子りに転送制御信号３が印加
され、出力端子Ｑは２人力のアンドゲート６３１の一方
の入力端と接続され、出力端子ＱはＦ／Ｆ６２２の入力
端子りと前記アンドゲート６３２の２つ目の入力端に接
続されている。　Ｆ／Ｆ６２２では、出力端子Ｑがアン
ドゲート６３２の３つ目の入力端に接続され、出力端子
ＱがＦ／Ｆ６２３の入力端子りとアンドゲート６３３の
２つ目の入力端に接続されている。

Ｆ／Ｆ６２３では、出力端子Ｑがアンドゲート６３３の
３つ目の入力端に接続され、出力端子ＱがＦ／Ｆ６２４
の入力端子りとアンドゲート６２４の２つ目の入力端に
接続されている。　Ｆ／Ｆ６２４では、出力端子Ｑがア
ンドゲート６２４の３つ目の入力端に接続され、出力端
子ＱがＦ／Ｆ６２５の入力端子りとアンドゲート６３５
の２つ目の入力端に接続されている。そして、Ｆ／Ｆ６
２５では、出力端子Ｑがアンドゲート６３５の３つ目の
入力端に接続され、出力端子Ｑが２人力のアンドゲート
６３６の一方の入力端に接続されている。

アンドゲート６３１と同６３６の他方の入力は信号送信
側１が出力する送信データ信号４であり、６３１〜６３
６の６個のアンドゲートの出力はオアゲート６４１を介
して伝送路へ転送データ信号８として送出される。

以上の構成において、転送制御信号３が″０゛である場
合、全てのＦ／Ｆはリセット状態にあり、出力端子Ｑは
“１′°を、出力端子Ｑは０゛′をそれぞれ出力する。

従って、アンドゲート６３１のみがそのゲートが開かれ
、送信データ信号４が送出される伝送路と転送データ信
号８が送出される伝送路がオアゲート６４１を介して接
続される。これは、信号送信側１が転送制御信号３を゛
Ｏ″にした状態で伝送路にアクセスする場合があること
を考慮したもので、本発明の趣旨とは直接的な関連性は
ない。

次いで、転送制御信号３が０″→°゛１”に変化すると
、全てのＦ／Ｆはそのリセット状態が解かれ、その後に
入力した転送りロック５の最初の立ち上がりで全てのＦ
／Ｆはその入力端子りに印加されている信号状態を取り
込む。その結果、Ｆ／Ｆ６２１のみが出力端子Ｑを０”
、出力端子Ｑを１”にし、他は従前の状態となり、アン
ドゲート６３１のゲートが閉じ、アンドゲート６３２の
ゲートが開かれ、他のアンドゲートはゲートを閉じた状
態を保持する。従って、設定器６１１の出力ａ　（ａ＝
°゛１°°）がアンドゲート６３２、オアゲート６４１
を介して伝送路へ送出される。

次に転送りロックの２番目の立ち上がりでＦ／Ｆ６２２
が同Ｆ／Ｆ６２１の出力端子Ｑの状態（”　１　”　）
を取り込み、出力端子Ｑを°゛１”に、出力端子Ｑを０
”にし、Ｆ／Ｆ６２３〜同６２５は従前の状態を保持す
る。その結果、アンドゲート６３２がゲートを閉じ、ア
ンドゲート６３３がゲートを開け、他のアンドゲートは
ゲートを閉じた状態を保持する。

従って、設定器６１２の出力ｂ　（ｂ＝　’“１″）が
伝送路へ送出される。

次に転送りロックの３番目の立ち上がりではＦ／Ｆ６２
３が同Ｆ／Ｆ６２２の出力端子Ｑの状態（”　１　”　
）を取り込み、出力端子Ｑを“１″に、出力端子Ｑを°
“０”にし、Ｆ／Ｆ６２４と同６２５は従前の状態を保
持する。その結果、アンドゲート６３３がゲートを閉じ
、アンドゲート６３４がゲートを開け、他のアンドゲー
トはゲートを閉じた状態を保持する。

従って、設定器６１３の出力ｃ　（ｃ＝“０″〉が伝送
路へ送出される。

次に転送りロックの４番目の立ち上がりではＦ／Ｆ６２
４が同Ｆ／Ｆ６２３の出力端子Ｑの状態（“１″）を取
り込み、出力端子Ｑを１”に、出力端子Ｑを“０”にし
、Ｆ／Ｆ６２５は従前の状態を保持する。

その結果、アンドゲート６３４がゲートを閉じ、アンド
ゲート６３５がゲートを開け、他のアントゲ−１−はゲ
ートを閉じた状態を保持する。従って、設定器６１４の
出力ｄ（ｄ−’１”）が伝送路へ送出される。

以上要するに、伝送路には、送信データ信号の送出に先
立って“１１０１　”の特定ビットパターンからなる判
定データがビットシリアルに送出されるのである。

そして、転送りロックの５番目の立ち上がりで最後のＦ
／Ｆ６２５が同６２４の出力端子Ｑの状Ｂ　（”　１”
）を取り込み、出力端子Ｑを“１”に、出力端子Ｑを０
”にする、その結果、アンドゲート６３５がゲートを閉
じ、アンドゲート６３６がゲートを開け、他のアンドゲ
ートはゲートを閉じた状態を保持する。従って、この時
点で信号送信側１が送信データ信号４を出力すれば、そ
の先頭ビットデータがアンドゲート６３６、オアゲート
６４１を介して伝送路へ送出され、以後送信データ信号
４が順次伝送路へ送出される。

以上のことから、信号送信１１［１１１では、転送制御
信号３を°゛１゛′にしてから送信データ信号４を出力
するまで期間として少なくとも判定データのデータ長の
期間を設けることが必要である。なお、判定データは転
送りロック５を反転させたものの立ち上がりでサンプリ
ングするから、送信データ信号４が判定データの直後に
後続するとしても隙間ができる等タイミングのずれは生
じない。

次いで、転送制御信号３が“０″になると、全てのＦ／
Ｆはリセット状態に設定され、その後は以上の動作が繰
り返され、送信データ信号４に判定データ（１１０１）
を前置した転送データ８が伝送路へ繰り返し送出される
こととなる。

次に、付加データ判定部７について説明する。

第３図において、７１１〜７１４は設定器であり、これ
らは前記判定データ付加部７における設定器６１１〜同
６１４と１対１に対応し同内容に設定されている。各設
定器の出力（Ａ、Ｂ、Ｃ，Ｄ）は対応する排他的論理和
回路（ＸＮＯＲ）７２１〜同７２４の一方の入力信号と
なり、ＸＮ０Ｒ７２１〜同７２４の他方の入力は前記転
送データ信号８となっている。

ＸＮ０Ｒ７２１（７）出力端はＦ／Ｆ７４１ノ入力端子
りに接続され、ＸＮ０Ｒ７２２〜同７２４の各出力端は
対応する２人力のアンドゲート７３１〜同７３３の一方
の入力端に接続されている。

アンドゲート７３１は、他方の入力端にＦ／Ｆ７４！の
出力端子Ｑが接続され、その出力端はＦ／Ｆ７４２の入
力端子りに接続されている。アンドゲート７３２は、他
方の入力端にＦ／Ｆ７４２の出力端子Ｑが接続され、そ
の出力端がＦ／Ｆ７４３の入力端子りに接続されている
。アンドゲート７３３は、他方の入力端にＦ／Ｆ７４３
の出力端子Ｑが接続され、その出力端がオアゲート７５
１の一方の入力端に接続されている。

Ｆ／Ｆ７４１〜同７４４は、Ｄタイプのフリップフロッ
プ（Ｆ／Ｆ）であり、これらのクロック端子には転送り
ロック５が印加され、また、リセット端子Ｒには転送制
御信号３が印加される。そして、Ｆ／Ｆ７４４では、入
力端子りにオアゲート７５１の出力端が接続され、出力
端子Ｑがオアゲート７５１の他方の入力端とアントゲ−
ｈ　７３４．同７３５の一方の入力端にそれぞれ接続さ
れている。

アンドゲート７３４は、他方の入力が転送データ信号８
であり、その出力が信号受信側２に対する実送信データ
信号１０である。また、アンドゲート７３５は、他方の
入力が転送制御信号３であり、その出力が信号受信側２
に対する実転送制御信号９である。

以上の構成において、転送制御信号３が“′Ｏ”である
場合には、全てのＦ／Ｆはリセット状態にあり、出力端
子Ｑは“０”を出力している。従って、全てのアンドゲ
ート（７３１〜７３５）はそのゲートを閉じており、転
送制御信号３のラインと実転送制御信号９のラインは分
離され、また転送データ信号８の伝送路と実送信データ
信号１０の伝送路は分離されている。

ところで、設定器７１１〜同７１４の出力（Ａ、Ｂ。

Ｃ，Ｄ）は’１１０１”であるから、転送データ信号８
が“１”のときはＸＮ０Ｒ７２１，同７２２および同７
２４が出力を“１”にし、ＸＮ０Ｒ７２３は出力を°０
″にする。また、転送データ信号８が“０′°のときは
ＸＮ０Ｒ７２３のみが出力を“１”にする。

さて、転送制御信号３が“１゛°になり、全てのＦ／Ｆ
はリセット状態を解かれると、その後に入力する転送り
ロック５の最初の立ち上がりで入力端子りに印加されて
いる信号状態を取り込み、それを出力端子Ｑへ出力する
が、このときアンドゲート７３１〜同７３２の出力は転
送データ信号８の信号状態とは無関係に“０″であるか
ら、Ｆ／Ｆ７４２〜同７４４は出力端子Ｑを“０“の状
態に保持する。従って、アンドゲート７３４と同７３５
はそのゲートを閉じたままの状態を維持する。一方、こ
のときＦ／Ｆ７４１では、転送データ信号８が１′′の
ときＸＮ０Ｒ７２１の出力が“１”となっているから、
それを取り込み出力端子Ｑを“１“にする、即ち、セッ
トされる。

次いで、転送データ信号８の２番目のピットデータが“
１”であれば、ＸＮ０Ｒ７２１，同７２２．同７２４が
°゛１”を出力するが、Ｆ／Ｆ７４１のみが出力端子Ｑ
を“１”にしているので、アンドゲート７３Ｉのみが出
力を“１″にする。これが転送りロック５に従ってＦ／
Ｆ７４３に取り込まれ、Ｆ／Ｆ７４３は出力端子Ｑを“
１”にする、しかし、このとき転送データ信号８が”　
ｏ　”であると、ＸＮ０Ｒ７２１，同７２２．同７２４
は“０”を出力し、ＸＮ０Ｒ７２３は゛１”を出力する
が、Ｆ／ｆ７４２はセットされていないから、アンドゲ
ート７３２の出力は“０“である、また、このとき、先
にセットされたＦ／Ｆ７４１もリセットされる。

要するに、転送データ信号８が’　１１　”と続いたと
きにＦ／Ｆ７４１．同７４２が順次セットされるのであ
る。

次いで、転送データ信号８の３番目のビットデータが“
０′であると、ＸＮ０Ｒ７２３は“１パを出力し、Ｆ／
Ｆ７４２が前回セットされているから、アンドゲート７
３２は“１”を出力する。その結果、Ｆ／Ｆ７４３がセ
ットされる。一方、このとき他のＸＮＯＲは全て“０”
を出力しているから、Ｆ／Ｆ７４１と同７４２はリセッ
トされ、Ｆ／Ｆ７４４はリセット状態を保持する。

また、もしこの３番目のビットデータが“１″゛であれ
ば、ＸＮ０Ｒ７２３の出力は“Ｏ゛′であるから、状態
変化はなく、転送データ信号８が１１″と続いた状態と
同じである。つまり、転送データ信号８が“１１１ｎと
続いた場合には、後の２ビツトを取って“１１”と続い
たと判定しているのである。

次いで、転送データ信号８の４番目のビットデータが“
１”であると、Ｆ／Ｆ７４３が前回セットされているか
ら、アンドゲート７３３は′１″を出力し、これがオア
ゲート７５１　を介してＦ／Ｆ７４４の入力端子りに印
加されているから、Ｆ／Ｆ７４４は転送りロック５に従
ってセットされ、出力端子Ｑを゛１”にする、これによ
りアンドゲート７３４．同７３５のゲートが開けられ、
転送制御信号３は実転送制御信号９として、また転送デ
ータ信号８のうち判定データ信号に後続する送信データ
信号が実送信データ信号ｌＯとしてそれぞれ出力される
ことになる。

Ｆ／Ｆ７４４がセットされると、その出力端子Ｑの状態
（°″１”）がオアゲート７５１を介して入力端子りへ
戻されるので、Ｆ／Ｆ７４４は転送制御信号が°゛Ｏ″
となってリセットされるまでの間出力端子Ｑを”　１　
”の状態に保持する。

また、もしこの４番目のビットデータが０″′であると
、即ち、転送データ信号８が’１１０”と続いた後にま
た“′０パが続くと、ＸＮ０Ｒ７２４の出力は“０°′
であるから、Ｆ／Ｆ７４４はセットされないだけでなく
　、Ｆ／Ｆ７４２は前回リセットされているから、アン
ドゲート７３２の出力は０”となっているので、Ｆ／Ｆ
７４３もリセットされる。つまり、全てのＦ／Ｆがリセ
ットされ最初の状態に戻るのである。

このように、この付加データ判定部７では、転送制御信
号３が“１″となった後に入力した転送データ信号８の
先頭部分のビット列が“１１０１”“と続いたときだけ
Ｆ／Ｆ７４４がセットされる、つまり、Ｆ／Ｆ７４４は
判定データ付加部６で付加した判定データと同一のビッ
ト列を検出したときセットされ、これによって初めてア
ンドゲート７３４と同７３５のゲートが開かれる。そし
て、転送制御信号３が０”になると、全てのＦ／Ｆがリ
セットされ、最初の状態に戻るのである。

（発明の効果） 以上詳述したように、本発明の転送データ判定回路によ
れば、信号送信側が出力する送信データ信号に判定デー
タを付加し、信号受信側がその受信データ信号を取り込
む前に判定データを検出するようにしたので、データ転
送経路の障害に起因する誤り発生を信号受信側がデータ
を取り込む以前に検出できる。従って、ＮＲＺ形式が本
質的に有する難点を簡単に解決でき、誤った処理がなさ
れる危険性を未然に防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る転送データ判定回路の
構成ブロック図、第２図は判定データ付加部の具体例回
路図、第３図は付加データ判定部の具体例回路図である
。 １・・・・・・信号送信側、　２・・・・・・信号受信
側、６・・・・・・判定データ付加部、　７・・・・・
・付加データ判定部、　６０１，６０２．７０１・・・
・・・インバータ、６１１〜６１４，７１１〜７１４・
・・・・・設定器、６２１〜６２５，７４１〜７４４・
・・・・・フリップフロップ（Ｆ／Ｆ）、６３〜６３６
７３１〜７３５・・・・・・アンドゲート、６４１７５
＋・・・・・・オアゲート、　　７２１〜７２４・・・
・・・排他的論理和回路（ＸＮＯＲ）　。

Claims (1)

【特許請求の範囲】
1. 信号送信側は所定ビット数からなるデータ信号を伝送路
   へ送出する際にその送出を報知する制御信号を出力し、
   信号受信側は前記制御信号の入力に応答して受信モード
   となり伝送路から前記データ信号を取り込むようにした
   データ転送方式においてその転送データの適否を判定す
   る転送データ判定回路であって；この転送データ判定回
   路は、信号送信側と伝送路間に設けられ、前記制御信号
   の発生に応答して一定ビットパターンからなる判定デー
   タを形成しそれを前記データ信号に前置して伝送路へ順
   次送出するデータ付加手段と；伝送路と信号受信側間に
   設けられ、伝送路から順次入力する前記判定データを検
   定し、その検定が終了するまでの期間では前記制御信号
   の信号受信側への伝達を禁止し、検定終了後に該制御信
   号を判定データに後続する前記データ信号と共に信号受
   信側へ伝達する等を行うデータ判定手段と；を備えるこ
   とを特徴とする転送データ判定回路。