JPS62147556A - バスエラ−検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、情報処理システムにおけるバスエラー検出回
路であって、バスの複数制御線がＯＮおよげＯＦＦとな
る時の他の制御線のシーケン誠手順をチェックする回路
を付加し、装置障害をすみやかに検出可能とする。

〔産業上の利用分野〕

本発明はバス方式に係り、特に、信号のシーケンス平頭
をチェックすることにより、バスエラーの早期発見を可
能とするバスエラー検出方式に関する。

通信、情報処理等の分野ではシステムを構成する各種装
置間の信号を送受するために、一つの伝送路を用いて多
数の送受信回路が共有する方式として信号母線（バス）
方式が広く利用されている。

一方、情報処理システムは装置規模が膨大であり、回路
部品点数も多いことから、装置内部の論理障害によるバ
スシーケンスの障害が発生する場合を想定して、従来か
ら各種バス障害検出方法が考えられてきた。しかしなが
ら、何れも充分な障害原因の把握が困難で、１．装置障
害の検出をすみやかに出来るバスエラー検出回路の実現
が要望されている。

〔従来の技術〕

従来のバスエラー検出方法としてはバススタッり検出に
よるものと、パリティチェックによりエラーを検出する
方式とがあるが、前者はバスのスタックエラーのみで、
バス素子の障害しか検出できず、装置内部の論理障害に
よるバスシーケンスのエラーには効果が小さいという欠
点がｐ）９、また後者はアドレス、データ線のみのチェ
ックしかできないという欠点があった。第６図は従来の
バスエラー検出回路を示す。バス制御ｉ！１１を通して
受信される制＃信号の出っばなしの状態をカフ／り２１
でチェックすることによってバススタックを検出し、ア
ドレス線、データ＃２にパリティチェッカ２２を接続し
、パリティエラーを検出していた。

〔発明が解決しようとする問題点〕

本発明はこのような点に鑑みて創作されたもので、簡易
な構成でバスの複数の制御線のシーケンス手ＩＦｉをチ
ェックする回路を付加することにより装置障害をすみや
かに検出することができるバスエラー検出方式を提供す
ることを目的としている。

〔問題点を解決するための手段〕

第１図は本発明のバスエラー検出回路の原理ブロック図
を示す。

第１図において１はバス制御線、２はアドレス線、デー
タ線でちって、バス制御線１にはバスシーケンスチェッ
ク回路３、及びバススタック検出回路４が接続され、さ
らにオア回路５を経てバスエラー検出をする。一方、ア
ドレス線、データ線にはパリティチェッカ６が接続さル
パリティエラーを検出する。

第２図は複数の制御線から構成されるバス制御線の各種
信号として、例えばリクエスト信号、　　Ｉ）クエスト
アック信号、アドレスストｏ−プ信号。

及びデータアック信号とが図に示すシーケンス手順によ
り与えられる状態を示し、バスシーケンスチェック回路
３にてこれらのシーケンスチェックを行う。

〔作　用〕

バスの複数の制御線の信号、即ち、リクエスト劣号、リ
クエストアック信号、アドレスストローブ信号、及びデ
ータアック信号等のシーケンス手順ヲパスシーケンスチ
ェック回路にてチェックする。この際、バスの複数の制
御線がＯＮ、ＯＦＦに際して、他の制御線とのシーケン
ス手順がちることを利用し、各制御線のＯＮ、ＯＦＦ時
に他の制御線の状態をチェックし、エラーを検出する様
にする。

本発明では、バスの複数の制御線のシーケンス手順をチ
ェックする回路をバス制御線に付加することにより、バ
ス経由で信号の送受を行っている情報処理システムを構
成する各装置の障害をすみやかに検出可能となる。

〔実施　例〕

＠３図は本発明の実施例でありて、バスシーケンスチェ
ック回路３の内部構成を示す回路図である。又、第４図
は第３図の本発明実施列における各部の波形説明図であ
る。第３図にて、バスシーケンスチェック回路は微分回
路１１〜１４、オア回路１５．１６．４ビツトカク／り
１７、読出し専用メモリ（ＪＯＭ）１　Ｂ、及び照合回
路１９からなる回路を用いている。

バスの複数の制御線より入力されるリクエスト信号、ア
ドレスストローブ信号、及びデータアック信号はそれぞ
れ微分回路１１〜１４にて信号のＯＮ、ＯＦＦ時に微分
波形を形成する。これらの微分波形はオア回路１５を経
ることによって、′７４４図の（ｅ）　）Ｃ示すような
カクンタクロック信号を作取し、４ビツトカウンタ１７
のクロック入力端子に送信される。一方、上記リクエス
ト信号、リクエストアック信号、アドレスストローブ信
号、及びデータアック信号は読出し専用メモリ（ＲＯＭ
）１８に送信される。第５図は、この読出し専用メモリ
（ＲＯＭ）１８の入力（ＡＯ〜Ａｓ　）と出力（Ｄｏ　
＝　Ｄｓ　）の対応を示す図である。即ち、読出し専用
メモリ（ＲＯＭ）１８のアドレスとして、（Ａｏ〜Ａｓ
　）の論理値が与えられると、これらアドレス対応に書
き込まれたデータが（Ｄｏ〜Ｄａ　）として読み出され
る。

上記４ビツトカウンタ１７では、カウンタクロツク（ｅ
）の入力により、各クロックパルスの入力毎に４ピツト
カクンタ１７がカウントされ、出力のＱｏ　＝　Ｑｓへ
出力される。照合回路１９は４ビツトカウンタ１７と読
出し専用メモリ（ＲＯＭ）１８との出力値を比較照合し
、不一致の場合にバスシーケンスエラーとして出力する
。

又、読出し専用メモリ（ＲＯＭ）のり、ビットが１１１
の場合はリクエスト信号、リクエストアック信号、アト
Ｖスストロープ信号、及びデータアック信号のＯＮ、Ｏ
ＦＦ条件が通常のシーケンス上越り得７ｔい状態、即ち
、障害状態を示すものであり、Ｄ、ピッド１°が出力さ
れた場合にも、照合回路１９ではこれを受信した時にパ
スシーケンスエラーとして出力する。４ビツトカウンタ
１７のＱ３端子には、バス制御線の各種信号シーケンス
が一ノ直した後にＩＩＩを出力し、４ビツトカウンタ１
７のリセット信号として与えられる。

〔発明の効果〕

以上述べてきたように、本発明によ１ば極めて簡易な回
路構成で情報処理システムのバスに接続された各種装置
の障害検出をすみやかに検出でき、実用的に極めて有用
でちる。

【図面の簡単な説明】

第１図は本発明のバスエラー検出回路の原理ブロック図
、 ＄２図はバス制御線における信号クーケンス１銖第３図
は本発明の詳細な説明する回路図、第４図は第３図の波
形説明図、 第５図は第３１凶に示すＲＯＭの入出力論理値、第６図
は従来のバスエラー検出回路である、第１図、第３図、
第６図において、 １はバス制御線、 ２は°ｒドＶス線、データ線、 ３はバスシーケンスチェック回路、 ４はバススタック検出回路、 ５．１５．１６はオア回路、 ６．２２はパリティチェッカー、 １１〜１４は微分回路、 １７は４ビツトカウンタ、 １８はＲＯＭ。 １９は照合回路、 ２１はカウンタである。 不発明め贋１哩ブＤ−７９目 矛１　図 バス旧作口へ１；ふ０シ柊テシーケシ入目？ｚＩ２］ 本発明／Ｉｘ記例１え明するＵ３鋒図 茅３図 ７艮形説明図 矛４図 茅３図にＪｉけるＤＨ−入古力論理１邑茅５１ ８７５　　矛ｌ　目

Claims (1)

【特許請求の範囲】
1. 複数のアドレス線と、複数のデータ線および信号のシー
   ケンス手順を持つ複数の制御線から構成されるバスにお
   いて、該複数の制御線に接続し信号のスタックを検出す
   るバススタック検出回路（４）と、該アドレス線、該デ
   ータ線に接続し、パリティをチェックするパリティチェ
   ック回路（６）と、該複数の制御線に接続し、制御線の
   シーケンス手順をチェックするバスシーケンスチェック
   回路（３）とを設けたことを特徴とするバスエラー検出
   回路。