JPS6295878A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6295878A JPS6295878A JP23660585A JP23660585A JPS6295878A JP S6295878 A JPS6295878 A JP S6295878A JP 23660585 A JP23660585 A JP 23660585A JP 23660585 A JP23660585 A JP 23660585A JP S6295878 A JPS6295878 A JP S6295878A
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- Japan
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- gate electrode
- source
- drain electrodes
- grown
- electrode
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタを有する半導体装置の製
造方法に関し、特に化合物半導体をソース・ドレイン電
極に用いる半導体装置の製造方法に関する。
造方法に関し、特に化合物半導体をソース・ドレイン電
極に用いる半導体装置の製造方法に関する。
化合物半導体を用いる電界効果トランジスタでは、ソー
ス・ドレイン電極をＧａＡｓ等の■−■族化合物半導体
で構成する場合、半導体基板上にこれらの化合物半導体
を選択的に成長させて形成している。この場合半導体基
板上に形成したゲート電極や所要形状にパターニングし
た絶縁膜をマスクとし、露呈された半導体基板表面上に
上記化合物半導体を成長させている。
ス・ドレイン電極をＧａＡｓ等の■−■族化合物半導体
で構成する場合、半導体基板上にこれらの化合物半導体
を選択的に成長させて形成している。この場合半導体基
板上に形成したゲート電極や所要形状にパターニングし
た絶縁膜をマスクとし、露呈された半導体基板表面上に
上記化合物半導体を成長させている。
例えば、第４図に示すように、ＧａＡｓ等の半導体基板
２１上にゲート電極２２を形成し、その上でシリコン酸
化膜等の絶縁膜２３をマスクとして被着させ、しかる上
で半導体基板２１上にソ−ス・ドレイン電極２４．２５
を成長させた構成となっている。この成長法としては、
ＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）やＭ
ＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅｅｍ Ｅｐｉｔａｘ
ｉａｌ）が考えられており、特に両者を明確に使い分け
ることなく、適宜にこれら両者の方法を選択して利用し
ている。図中、２６はＮ型能動層である。
２１上にゲート電極２２を形成し、その上でシリコン酸
化膜等の絶縁膜２３をマスクとして被着させ、しかる上
で半導体基板２１上にソ−ス・ドレイン電極２４．２５
を成長させた構成となっている。この成長法としては、
ＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）やＭ
ＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅｅｍ Ｅｐｉｔａｘ
ｉａｌ）が考えられており、特に両者を明確に使い分け
ることなく、適宜にこれら両者の方法を選択して利用し
ている。図中、２６はＮ型能動層である。
上述したソース・ドレイン電極の成長に際し、本発明者
が詳細に検討を行ったところ次のような問題が生じてい
ることが判明した。
が詳細に検討を行ったところ次のような問題が生じてい
ることが判明した。
即ち、従来の電界効果トランジスタは、第４図からも判
るようにソース・ドレイン電極２４．２５がゲート電極
２２の両側壁に沿って垂直上方向に成長されているため
、これらソース・ドレイン電極２４．２５とゲート電極
２２との間の寄生容量が大きなものになる。このため、
ゲート電極２２と、ソース・ドレイン電極２４．２５と
の間の寄生抵抗を所定の間隔内で可及的に低減したとし
ても、この寄生容量によってトランジスタの性能、特に
遮断周波数ｆＴが低下されることになる。
るようにソース・ドレイン電極２４．２５がゲート電極
２２の両側壁に沿って垂直上方向に成長されているため
、これらソース・ドレイン電極２４．２５とゲート電極
２２との間の寄生容量が大きなものになる。このため、
ゲート電極２２と、ソース・ドレイン電極２４．２５と
の間の寄生抵抗を所定の間隔内で可及的に低減したとし
ても、この寄生容量によってトランジスタの性能、特に
遮断周波数ｆＴが低下されることになる。
本発明の半導体装置の製造方法は、ゲート電極とソース
・ドレイン電極との間の寄生容量を低減してトランジス
タの性能を向上するために、ゲート電極の配置方向に応
じてＭＯＣＶＤ法或いはＭＢＥ法のいずれかを選択して
ソース・ドレイン電極の成長を行い、結晶成長されたソ
ース・ドレイン電極のゲート電極側の側面がゲート電極
側面に対して傾斜した構成に形成する方法である。
・ドレイン電極との間の寄生容量を低減してトランジス
タの性能を向上するために、ゲート電極の配置方向に応
じてＭＯＣＶＤ法或いはＭＢＥ法のいずれかを選択して
ソース・ドレイン電極の成長を行い、結晶成長されたソ
ース・ドレイン電極のゲート電極側の側面がゲート電極
側面に対して傾斜した構成に形成する方法である。
即ち、半導体基板の結晶面が（１００）面の場合、ゲー
ト電極が（０１１）に平行に配置しているときにはＭＯ
ＣＶＤ法を、またゲート電極が上記以外の（０１１）（
０１１）（０１１）の配置しているときにはＭＢＥ法を
用いる。
ト電極が（０１１）に平行に配置しているときにはＭＯ
ＣＶＤ法を、またゲート電極が上記以外の（０１１）（
０１１）（０１１）の配置しているときにはＭＢＥ法を
用いる。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明をＧａＡｓ電界効果トラ
ンジスタの製造に適用した製造方法を工程順に示す断面
図である。
ンジスタの製造に適用した製造方法を工程順に示す断面
図である。
先ず、同図（ａ）のように、ＧａＡｓ （１００）面
の半絶縁性基板１に選択イオン注入法によりＮ型能動層
２を形成し、その上にタングステンシリサイド等のりフ
ラクトリーメタルからなるゲート電極３を形成する。そ
して、同図（ｂ）のように、全面に酸化膜や窒化膜等の
絶縁膜を被着させた後、これを反応性イオンエツチング
（ＲＩ Ｅ）法等により選択エツチングし、前記ゲート
電極３の両側部及びこれから所定距離離れた位置等に絶
縁膜を残した状態、換言すればソース・ドレイン電極に
対応する部分を開口したマスク４を形成する。
の半絶縁性基板１に選択イオン注入法によりＮ型能動層
２を形成し、その上にタングステンシリサイド等のりフ
ラクトリーメタルからなるゲート電極３を形成する。そ
して、同図（ｂ）のように、全面に酸化膜や窒化膜等の
絶縁膜を被着させた後、これを反応性イオンエツチング
（ＲＩ Ｅ）法等により選択エツチングし、前記ゲート
電極３の両側部及びこれから所定距離離れた位置等に絶
縁膜を残した状態、換言すればソース・ドレイン電極に
対応する部分を開口したマスク４を形成する。
しかる後、同図（Ｃ）のように前記マスク４の開口した
部分にＮ型ＧａＡｓ等の化合物半導体層５．６を選択成
長し、これらをソース・ドレイン電極として構成する。
部分にＮ型ＧａＡｓ等の化合物半導体層５．６を選択成
長し、これらをソース・ドレイン電極として構成する。
この場合、第２図に併せて示すように前記ゲート電極３
が（０１１）に平行に配置しているときにはＭＯＣＶＤ
法によって選択成長させ、これ以外の（０１１）（０１
１）（０１１）に平行に配置しているときにはＭＢＥ法
によって選択成長させている。
が（０１１）に平行に配置しているときにはＭＯＣＶＤ
法によって選択成長させ、これ以外の（０１１）（０１
１）（０１１）に平行に配置しているときにはＭＢＥ法
によって選択成長させている。
このように、ゲート電極３の配置方向によって選択成長
法を選択すると、第３図に示すように、ゲート電極３が
（０１１）に平行な場合のＭＯＣＶＤ法ではソース・ド
レイン電極５．６のゲート電極両側位置における結晶面
の角度が約５４度となり、ゲート電極３の側面に対して
傾斜される。
法を選択すると、第３図に示すように、ゲート電極３が
（０１１）に平行な場合のＭＯＣＶＤ法ではソース・ド
レイン電極５．６のゲート電極両側位置における結晶面
の角度が約５４度となり、ゲート電極３の側面に対して
傾斜される。
このとき、ＭＢＥ法ではソース・ドレイン電極５゜６は
ゲート電極３の両側面に沿うような垂直壁面形状に成長
される。一方、ゲート電極３が〔０１１〕 〔０１１〕
〔０１１〕に平行な場合には、ＭＯＣＶＤ法ではゲー
ト電極３の両側面に沿う垂直壁面状態となり、逆にＭＢ
Ｅ法ではゲート電極両側位置における結晶面が約５４度
なって傾斜状態に形成される。
ゲート電極３の両側面に沿うような垂直壁面形状に成長
される。一方、ゲート電極３が〔０１１〕 〔０１１〕
〔０１１〕に平行な場合には、ＭＯＣＶＤ法ではゲー
ト電極３の両側面に沿う垂直壁面状態となり、逆にＭＢ
Ｅ法ではゲート電極両側位置における結晶面が約５４度
なって傾斜状態に形成される。
しかる後、前記マスク４を弗酸等により除去した上で通
常用いられるリフトオフ法によってＡｕＧ ｅ ／ Ｎ
ｉ構造のオーミック金属膜を形成し、更にこれをアロ
イ化することにより同図（ｄ）のようにオーミック電極
７，８を形成する。以下、ＣＶＤ５ ｉ○２をパッシベ
ーション膜９として被着し、電極用の開口を形成した後
に、Ｔｉ／Ｐｔ／Ａｕ等の電極１０．１１を形成して同
図（ｅ）に示すトランジスタを完成する。
常用いられるリフトオフ法によってＡｕＧ ｅ ／ Ｎ
ｉ構造のオーミック金属膜を形成し、更にこれをアロ
イ化することにより同図（ｄ）のようにオーミック電極
７，８を形成する。以下、ＣＶＤ５ ｉ○２をパッシベ
ーション膜９として被着し、電極用の開口を形成した後
に、Ｔｉ／Ｐｔ／Ａｕ等の電極１０．１１を形成して同
図（ｅ）に示すトランジスタを完成する。
このようにして構成されたトランジスタは、ソース・ド
レイン電極５．６を、ゲート電極３の配置方向に応じて
ＭＯＣＶＤ法又はＭＢＥ法を選択して利用し、成長され
るソース・ドレイン電極５６のゲート電極両側位置の結
晶面が傾斜するように形成しているので、ソース・ドレ
イン電極５゜６の側面がゲート電極３の両側面に対して
密着状態に成長形成されることはない。このため、この
構成のソース・ドレイン電極５，６構成では、第４図に
示したようなゲート電極２２に対してソース・ドレイン
電極２４．２５が沿うように形成した構成に比較して、
ゲート電極３とソース・ドレイン電極５．６との相互間
の寄生容量を低減することができ、トランジスタの性能
特に遮断周波数の向上を図ることができる。
レイン電極５．６を、ゲート電極３の配置方向に応じて
ＭＯＣＶＤ法又はＭＢＥ法を選択して利用し、成長され
るソース・ドレイン電極５６のゲート電極両側位置の結
晶面が傾斜するように形成しているので、ソース・ドレ
イン電極５゜６の側面がゲート電極３の両側面に対して
密着状態に成長形成されることはない。このため、この
構成のソース・ドレイン電極５，６構成では、第４図に
示したようなゲート電極２２に対してソース・ドレイン
電極２４．２５が沿うように形成した構成に比較して、
ゲート電極３とソース・ドレイン電極５．６との相互間
の寄生容量を低減することができ、トランジスタの性能
特に遮断周波数の向上を図ることができる。
ここで、第２図のように同一基板上に異なる方向にゲー
ト電極が配置されている場合には、夫々のゲート電極を
選択的器こマスクした上で、ＭＯＣＶＤ法、ＭＢＥ法に
よる結晶成長を順次行い、各々のソース・ドレイン電極
を成長させるようにすればよい。
ト電極が配置されている場合には、夫々のゲート電極を
選択的器こマスクした上で、ＭＯＣＶＤ法、ＭＢＥ法に
よる結晶成長を順次行い、各々のソース・ドレイン電極
を成長させるようにすればよい。
以上説明したように本発明は、ゲート電極の配・ 置
方向に応じてＭＯＣＶＤ法或いはＭＢＥ法のいずれかを
選択してソース・ドレイン電極の成長を行い、結晶成長
されたソース・ドレイン電極のゲート電極側の側面がゲ
ート電極側面に対して傾斜するように製造を行っている
ので、形成された電界効果トランジスタのゲート電極と
、ソース・ドレイン電極とが絶縁膜を介して密接形成さ
れることはなく、これによりゲート電極とソース・ドレ
イン電極との間の寄生容量を低減し、遮断周波数の高い
トランジスタを製造することができる。
方向に応じてＭＯＣＶＤ法或いはＭＢＥ法のいずれかを
選択してソース・ドレイン電極の成長を行い、結晶成長
されたソース・ドレイン電極のゲート電極側の側面がゲ
ート電極側面に対して傾斜するように製造を行っている
ので、形成された電界効果トランジスタのゲート電極と
、ソース・ドレイン電極とが絶縁膜を介して密接形成さ
れることはなく、これによりゲート電極とソース・ドレ
イン電極との間の寄生容量を低減し、遮断周波数の高い
トランジスタを製造することができる。
第１図（ａ）〜（ｅ）は本発明方法を工程順に生命する
ための断面図、第２図は平面構成図、第３図は成長法と
それにより形成されるソース・ドレイン電極形状を説明
するための図、第４図は従来構造の断面図である。 ■・・・ＧａＡｓ半絶縁性基板、２・・・Ｎ型能動層、
３・・・ゲート電極、４・・・マスク（絶縁膜）、５．
６・・・ソース・ドレイン電極、７．８・・・オーミッ
ク電極９・・・パッシベーションＩＩ！、１０．１１・
・・ｘｉ、２１・・・ＧａＡｓ半絶縁性基板、２２・・
・ゲート電極、２３・・・絶縁膜、２４．２５・・・ソ
ース・ドレイン電極、２６・・・能動層。
ための断面図、第２図は平面構成図、第３図は成長法と
それにより形成されるソース・ドレイン電極形状を説明
するための図、第４図は従来構造の断面図である。 ■・・・ＧａＡｓ半絶縁性基板、２・・・Ｎ型能動層、
３・・・ゲート電極、４・・・マスク（絶縁膜）、５．
６・・・ソース・ドレイン電極、７．８・・・オーミッ
ク電極９・・・パッシベーションＩＩ！、１０．１１・
・・ｘｉ、２１・・・ＧａＡｓ半絶縁性基板、２２・・
・ゲート電極、２３・・・絶縁膜、２４．２５・・・ソ
ース・ドレイン電極、２６・・・能動層。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板上にゲート電極を形成し、このゲート
電極の両側位置に化合物半導体のソース・ドレイン電極
を結晶成長して形成するようにした半導体装置の製造方
法において、前記ゲート電極の配置方向に応じてＭＯＣ
ＶＤ法或いはＭＢＥ法のいずれかを選択してソース・ド
レイン電極の成長を行い、結晶成長されたソース・ドレ
イン電極のゲート電極両側位置の側面がゲート電極側面
に対して傾斜するように形成することを特徴とする半導
体装置の製造方法。 ２、半絶縁性基板が（１００）面の場合に、ゲート電極
が〔０＠１＠１〕に平行に配置している場合にはＭＯＣ
ＶＤ法を使用し、これ以外の〔０１１〕〔０＠１＠＠１
＠〕〔０１＠１＠〕に平行に配置している場合にはＭＢ
Ｅ法を使用してソース・ドレイン電極を成長してなる特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23660585A JPS6295878A (ja) | 1985-10-22 | 1985-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23660585A JPS6295878A (ja) | 1985-10-22 | 1985-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295878A true JPS6295878A (ja) | 1987-05-02 |
Family
ID=17003113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23660585A Pending JPS6295878A (ja) | 1985-10-22 | 1985-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250334A (ja) * | 1989-03-23 | 1990-10-08 | Nec Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-10-22 JP JP23660585A patent/JPS6295878A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250334A (ja) * | 1989-03-23 | 1990-10-08 | Nec Corp | 半導体装置及びその製造方法 |
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