JPS6293728A - Ｆｉｆｏメモリ制御装置 - Google Patents
Ｆｉｆｏメモリ制御装置Info
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- JPS6293728A JPS6293728A JP60233973A JP23397385A JPS6293728A JP S6293728 A JPS6293728 A JP S6293728A JP 60233973 A JP60233973 A JP 60233973A JP 23397385 A JP23397385 A JP 23397385A JP S6293728 A JPS6293728 A JP S6293728A
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- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段（第１図）作用
実施例
第１の実施例（第２図〜第５図）
第２の実施例（第６図〜第８図）
発明の効果
〔概要〕
低速ＦＩＦＯメモリに対して２個の高速シフトレジスタ
を設け、間欠的に転送される高速データを一方の高速シ
フトレジスタに書き込むとともに、他方の高速シフトレ
ジスタのデータを低速ＦＩＦＯメモリに入力する動作を
交互に行わせることによって、低速ＦＩＦＯメモリへの
データ転送を低速かつ一様な速度で行うことができるよ
うにし、また、低速ＦＩＦＯメモリからの低速かつ一様
な速度を有するデータを一方の高速シフトレジスタに書
き込むとともに、他方の高速シフトレジスタのデータを
外部へ出力する動作を交互に行わせることによって、外
部へのデータ転送を高速で行うことができるようにする
。
を設け、間欠的に転送される高速データを一方の高速シ
フトレジスタに書き込むとともに、他方の高速シフトレ
ジスタのデータを低速ＦＩＦＯメモリに入力する動作を
交互に行わせることによって、低速ＦＩＦＯメモリへの
データ転送を低速かつ一様な速度で行うことができるよ
うにし、また、低速ＦＩＦＯメモリからの低速かつ一様
な速度を有するデータを一方の高速シフトレジスタに書
き込むとともに、他方の高速シフトレジスタのデータを
外部へ出力する動作を交互に行わせることによって、外
部へのデータ転送を高速で行うことができるようにする
。
〔産業上の利用分野］
本発明はＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｑ
ｕｔ）バックアメモリを構成する方式に係り、特に低速
ＦＩＦＯメモリの入力側または出力側に高速シフトレジ
スタを組み合わせることによって、入出力におけるデー
タ速度の変換を行うことができるようにしたＦＩＦＯメ
モリ方式に関するものである。
ｕｔ）バックアメモリを構成する方式に係り、特に低速
ＦＩＦＯメモリの入力側または出力側に高速シフトレジ
スタを組み合わせることによって、入出力におけるデー
タ速度の変換を行うことができるようにしたＦＩＦＯメ
モリ方式に関するものである。
データ処理装置等においては、二つの装置間におけるデ
ータ転送を非同期で行うことが必要になる場合があるが
、このような場合のデータ転送手段としてＦＩＦＯメモ
リが一般的に用いられている。
ータ転送を非同期で行うことが必要になる場合があるが
、このような場合のデータ転送手段としてＦＩＦＯメモ
リが一般的に用いられている。
本発明０ＦＩＦＯメモリ方式は、低速大容量のＦＩＦＯ
メモリと高速のシフトレジスタとを組み合わせることに
よって、間欠的な高速データ入力を比較的一様な速度の
低速データとして転送し、または比較的一様な速度の低
速データを間欠的な高速データとして転送することがで
きるＦＩＦＯメモリ方式を提供しようとするものである
。
メモリと高速のシフトレジスタとを組み合わせることに
よって、間欠的な高速データ入力を比較的一様な速度の
低速データとして転送し、または比較的一様な速度の低
速データを間欠的な高速データとして転送することがで
きるＦＩＦＯメモリ方式を提供しようとするものである
。
従来、ＦＩＦＯメモリを構成する方法としては、ＲＡＭ
（Ｒａｎｄｏｍ Ａｅｅｅｓｉ Ｍｅｍｏｒｙ）を用
い、これに書き込み用ポインタと読み取り用ポインタと
を設け、両ポインタを独立に制御して交互に書き込みと
読み取）とを行うことによって、データの転送を行う方
法が用いられている。
（Ｒａｎｄｏｍ Ａｅｅｅｓｉ Ｍｅｍｏｒｙ）を用
い、これに書き込み用ポインタと読み取り用ポインタと
を設け、両ポインタを独立に制御して交互に書き込みと
読み取）とを行うことによって、データの転送を行う方
法が用いられている。
このような方式のＦＩＦＯメモリでは、入出力のデータ
速度が異なる場合、入出力のデータ転送速度の瞬間最高
速度で動作することができるＲＡＭが必要になる。しか
しながら一般にＲＡＭにとつて、高速化と大容量化とは
相反する要求であって両立させることは困難であり、そ
のためＦＩＦＯメモリを高速、大容量化しようとする場
合には、高″速、小容量のＲＡＭを多数使用しなければ
ならず、ハードウェア規模、コストともに著しく大きく
なることを避けられないという問題があった。
速度が異なる場合、入出力のデータ転送速度の瞬間最高
速度で動作することができるＲＡＭが必要になる。しか
しながら一般にＲＡＭにとつて、高速化と大容量化とは
相反する要求であって両立させることは困難であり、そ
のためＦＩＦＯメモリを高速、大容量化しようとする場
合には、高″速、小容量のＲＡＭを多数使用しなければ
ならず、ハードウェア規模、コストともに著しく大きく
なることを避けられないという問題があった。
第１図はこのような問題点を解決するための原理的構成
を示し、２個の高速シフトレジスタ（１０１。
を示し、２個の高速シフトレジスタ（１０１。
１０２）と低速ＦＩＦＯメモリ（１０３）に対し、この
２個の高速シフトレジスタ（１０１，１０２）を切り替
えて低速ＦＩＦＯメモリ（１０３）に接続するスイッチ
（１０４）と、２個の高速シフトレジスタ（１０１，１
０２）を切り替えて外部と接続するスイン′ｆ−（１０
５）とを設けて、第１の発明では、外部からの高速入力
データをスイッチ（１０５）を経て一方の高速シフトレ
ジスタに書き込むとともに他方の高速シフトレジスタか
らスイン′ｆ（１０４）を経てデータを低速ＦＩＦＯメ
モリ （１０３）に入力する動作を、高速シフトレジス
タヘのデータ入力終了ごとにスイッチ（１０４，１０５
）を切り替えることによって、２個の高速シフトレジス
タ（１０１，１０２）に交互に行わせる。
２個の高速シフトレジスタ（１０１，１０２）を切り替
えて低速ＦＩＦＯメモリ（１０３）に接続するスイッチ
（１０４）と、２個の高速シフトレジスタ（１０１，１
０２）を切り替えて外部と接続するスイン′ｆ−（１０
５）とを設けて、第１の発明では、外部からの高速入力
データをスイッチ（１０５）を経て一方の高速シフトレ
ジスタに書き込むとともに他方の高速シフトレジスタか
らスイン′ｆ（１０４）を経てデータを低速ＦＩＦＯメ
モリ （１０３）に入力する動作を、高速シフトレジス
タヘのデータ入力終了ごとにスイッチ（１０４，１０５
）を切り替えることによって、２個の高速シフトレジス
タ（１０１，１０２）に交互に行わせる。
第２の発明では、低速ＦＩＦＯメそＩＪ （１０３）か
らの低速データ出力をスインｆ（１０４）χ経て一方の
間遠シフトレジスタに書き込むとともに他方の高速シフ
トレジスタからスインｆ （１０５）を経てデータを出
力する動作を、高速シフトレジスタからのデータ出力終
了ごとにスインｉ （１０４，１０５）を切り替えるこ
とによって、２１力の高速シフトレジスタ（１０１，１
０２）に交互に行わせる。
らの低速データ出力をスインｆ（１０４）χ経て一方の
間遠シフトレジスタに書き込むとともに他方の高速シフ
トレジスタからスインｆ （１０５）を経てデータを出
力する動作を、高速シフトレジスタからのデータ出力終
了ごとにスインｉ （１０４，１０５）を切り替えるこ
とによって、２１力の高速シフトレジスタ（１０１，１
０２）に交互に行わせる。
第１の発明では、間欠的に転送される高速データを２個
の高速シフトレジスタの一方に満杯になるまで書き込む
とともに、他方の高速シフトレジスタのデータを低速Ｆ
ＩＦＯメモリに入力する動作を、２個の高速シフトレジ
スタにその一方へのデータ入力終了ごとに交互に行わせ
ることによって、低速ＦＩＦＯメモリー＼のデータ転送
を低速かつ一様な速度で行うことができる。
の高速シフトレジスタの一方に満杯になるまで書き込む
とともに、他方の高速シフトレジスタのデータを低速Ｆ
ＩＦＯメモリに入力する動作を、２個の高速シフトレジ
スタにその一方へのデータ入力終了ごとに交互に行わせ
ることによって、低速ＦＩＦＯメモリー＼のデータ転送
を低速かつ一様な速度で行うことができる。
第２の発明では、低速ＦＵＦＯメモリからの低速かつ一
様な速度を有するデータを２個の高速シフトレジスタの
一方に満杯になるまで書き込むとともに、他方の高速シ
フトレジスタのデータを外部へ出力する動作を、２個の
高速シフトレジスタにその一方からのデータ出力終了ご
とに交互に行わせることによって、外部へのデータ転送
を高速で行うことができる。
様な速度を有するデータを２個の高速シフトレジスタの
一方に満杯になるまで書き込むとともに、他方の高速シ
フトレジスタのデータを外部へ出力する動作を、２個の
高速シフトレジスタにその一方からのデータ出力終了ご
とに交互に行わせることによって、外部へのデータ転送
を高速で行うことができる。
〔第１の実施例〕
第２図は本発明の一実施例の構成を示す図であって、１
，２は高速のシフトレジスタ、３は転送回路、４はスイ
ッチ制御回路、５は低速大容量のＦＩＦＯメモリ（以下
単に低速ＦＩＦＯという）、またＳＷ １−＋ ＊ Ｓ
Ｗ １−２ Ｔ ＳＷ １−５および５Ｗ２−１ｔ ５
Ｗ２−２＊５Ｗ２−５はそれぞれ連動して交互に切）替
えられるスイッチである。
，２は高速のシフトレジスタ、３は転送回路、４はスイ
ッチ制御回路、５は低速大容量のＦＩＦＯメモリ（以下
単に低速ＦＩＦＯという）、またＳＷ １−＋ ＊ Ｓ
Ｗ １−２ Ｔ ＳＷ １−５および５Ｗ２−１ｔ ５
Ｗ２−２＊５Ｗ２−５はそれぞれ連動して交互に切）替
えられるスイッチである。
第３図はシフトレジスタ１．２における有効ビットの動
作を示す図であって、（ＩＬ）はデータ入力を、（ｂｌ
はデータが満杯になった状態を、（Ｃ）はデータ出力中
をそれぞれ示している。
作を示す図であって、（ＩＬ）はデータ入力を、（ｂｌ
はデータが満杯になった状態を、（Ｃ）はデータ出力中
をそれぞれ示している。
また第４図は第２図の構成における各部動作を示すタイ
ムチャートである。
ムチャートである。
高速シフトレジスタ１．２は、各段のデータとして８ビ
ツトの並列データを有し、その他に有効ビットと称する
第９のビットを有している。有効ビットはその段のデー
タが有効なとき°１′となり、無効なとき０′となって
いるものとする。
ツトの並列データを有し、その他に有効ビットと称する
第９のビットを有している。有効ビットはその段のデー
タが有効なとき°１′となり、無効なとき０′となって
いるものとする。
初期状態においては、シフトレジスタ１，２および低速
ＦＩＦＯ５は空であって、シフトレジスタ１゜２の有効
ビットはすべて０′である。従って、シフトレジスタ１
，２の出力側におけるシフトレジスタ有効信号ＦＧ１
、 ＦＧ２も０′でおる。
ＦＩＦＯ５は空であって、シフトレジスタ１゜２の有効
ビットはすべて０′である。従って、シフトレジスタ１
，２の出力側におけるシフトレジスタ有効信号ＦＧ１
、 ＦＧ２も０′でおる。
最初、スイッチ８Ｗ１−＋ 、 ５ＷＩ−２、５Ｗ１−
５がシフトレジスタ１側を指し、スイッチ５Ｗ２−＋
、 ５Ｗ２−２゜Ｓ Ｗ ２− ｓがシフトレジスタ２
側を指しているものとすると、この状態ではデータ入力
がスイッチ８Ｗ１−１を経て、入力クロックがスイッチ
ｓＷ１−２を経てそれぞれシフトレジスタ１に与えられ
ることによって、シフトレジスタ１にデータの書き込み
が行われる。同時に有効ピッド１′が、スインｆｓＷ１
−ｓを経てシフトレジスタ１に入力される。
５がシフトレジスタ１側を指し、スイッチ５Ｗ２−＋
、 ５Ｗ２−２゜Ｓ Ｗ ２− ｓがシフトレジスタ２
側を指しているものとすると、この状態ではデータ入力
がスイッチ８Ｗ１−１を経て、入力クロックがスイッチ
ｓＷ１−２を経てそれぞれシフトレジスタ１に与えられ
ることによって、シフトレジスタ１にデータの書き込み
が行われる。同時に有効ピッド１′が、スインｆｓＷ１
−ｓを経てシフトレジスタ１に入力される。
シフトレジスタ１にデータが入力されるにつれて、有効
ピッド１′が第３図（＆）に示すように出力側に向って
シフトしてゆき、データの先頭がシフトレジスタ１の出
力側に到達すると、有効ビットは第３図（ｂ）に示すよ
うになってシフトレジスタ有効信号ＦＧ１が１′になる
。第４図においてＡは、この場合の各部の動作を示して
いる。
ピッド１′が第３図（＆）に示すように出力側に向って
シフトしてゆき、データの先頭がシフトレジスタ１の出
力側に到達すると、有効ビットは第３図（ｂ）に示すよ
うになってシフトレジスタ有効信号ＦＧ１が１′になる
。第４図においてＡは、この場合の各部の動作を示して
いる。
スイッチ制御回路４は、シフトレジスタ有効信号ＦＧ１
ｔたはＦＧ２が”１′になったとき、各スイッチを反転
させる。いま信号ＦＧ１が１′になったことによって、
スイン８ｙ−８Ｗ１−＋ 、 ５Ｗ１−２ 、５Ｗ１−
ｓがシフトレジスタ２を指し、スイッチ８Ｗ２−１゜５
Ｗ２−２ 、５Ｗ２−３ がシフトレジスタ１を指す
ようになる。転送回路３はシフトレジスタ有効信号ＦＧ
ＩまたはＦＧ２が°１′になったとき、低速のシフトク
ロックを供給する。このシフトクロックはスイツテ５Ｗ
２−２を経てシフトレジスタ１に与えられ、シフトレジ
スタ１はこれによって低速の一定速度でデータを出力し
、このヤータはスイン″ｔｓＷ２−＋を経て低速ＰＩＦ
Ｏ５に入力される。このときｖ７トレジスタ１には、ス
イッチ５Ｗ１−５を経て有効ピッド０′が入力される。
ｔたはＦＧ２が”１′になったとき、各スイッチを反転
させる。いま信号ＦＧ１が１′になったことによって、
スイン８ｙ−８Ｗ１−＋ 、 ５Ｗ１−２ 、５Ｗ１−
ｓがシフトレジスタ２を指し、スイッチ８Ｗ２−１゜５
Ｗ２−２ 、５Ｗ２−３ がシフトレジスタ１を指す
ようになる。転送回路３はシフトレジスタ有効信号ＦＧ
ＩまたはＦＧ２が°１′になったとき、低速のシフトク
ロックを供給する。このシフトクロックはスイツテ５Ｗ
２−２を経てシフトレジスタ１に与えられ、シフトレジ
スタ１はこれによって低速の一定速度でデータを出力し
、このヤータはスイン″ｔｓＷ２−＋を経て低速ＰＩＦ
Ｏ５に入力される。このときｖ７トレジスタ１には、ス
イッチ５Ｗ１−５を経て有効ピッド０′が入力される。
転送回路６は、第６図（ｅ）に示すように、シフトレジ
スタ有効信号ＦＧＩが１′の間、シフトレジスタ１にシ
フトクロックを供給し、これによってシフトレジスタ１
からデータが転送され、データが空になるまで読み取り
が続けられる。
スタ有効信号ＦＧＩが１′の間、シフトレジスタ１にシ
フトクロックを供給し、これによってシフトレジスタ１
からデータが転送され、データが空になるまで読み取り
が続けられる。
一方、これと同時にシフトレジスタ２にはスイッチ５Ｗ
１−＋を経てデータ入力が、スイッチ５Ｗ１−２を経て
入力クロックが与えられることによって、データの書き
込みが行われるとともに、スイッチ５Ｗ２−５を経て有
効ビット・１′が入力される。
１−＋を経てデータ入力が、スイッチ５Ｗ１−２を経て
入力クロックが与えられることによって、データの書き
込みが行われるとともに、スイッチ５Ｗ２−５を経て有
効ビット・１′が入力される。
この場合、シフトレジスタ１から低速ＦＩＦＯ５へのデ
ータ転送速度は、外部からシフトレジスタ２へ入力され
るデータの平均速度より大きく選ばれているので、シフ
トレジスタ２にデータカ満杯になったときは、シフトレ
ジスタ１は既に空になっている。第４図においてＢはこ
の場合の各部の動作を示している。
ータ転送速度は、外部からシフトレジスタ２へ入力され
るデータの平均速度より大きく選ばれているので、シフ
トレジスタ２にデータカ満杯になったときは、シフトレ
ジスタ１は既に空になっている。第４図においてＢはこ
の場合の各部の動作を示している。
シフトレジスタ２が満杯になったことによつ工、シフト
レジスタ有効信号ＦＧ２が１′となり、スインを制御回
路４がこれを検出して各スイッチを反転させるとともに
、転送回路３からシフトクロックが供給されることによ
って、シフトレジスタ１に対するデータの書き込みが行
われ、同時にシフトレジスタ２から低速ＦＩＦＯ５−＼
のデータ転送が開始される。シフトレジスタ１にデータ
が満杯になったときデータの書き込みは終了するが、こ
のときは前述のようにシフトレジスタ２は既に空になっ
ている。第４図においてＣは、この場合の各部の動作を
示している。
レジスタ有効信号ＦＧ２が１′となり、スインを制御回
路４がこれを検出して各スイッチを反転させるとともに
、転送回路３からシフトクロックが供給されることによ
って、シフトレジスタ１に対するデータの書き込みが行
われ、同時にシフトレジスタ２から低速ＦＩＦＯ５−＼
のデータ転送が開始される。シフトレジスタ１にデータ
が満杯になったときデータの書き込みは終了するが、こ
のときは前述のようにシフトレジスタ２は既に空になっ
ている。第４図においてＣは、この場合の各部の動作を
示している。
以後、このような動作を交互に繰り返すことによ一つて
、シフトレジスタ１．２に対するデータの書き込みと、
シフトレジスタ１．２から低速ＰＩＦＯ５に対するデー
タの読み収りとが交互に行われて、データが転送される
。このようにして、高速で量大的に入力されるデータを
低速の一様な速度で、低速ＰＩＦＯ５へ入力することが
できる。
、シフトレジスタ１．２に対するデータの書き込みと、
シフトレジスタ１．２から低速ＰＩＦＯ５に対するデー
タの読み収りとが交互に行われて、データが転送される
。このようにして、高速で量大的に入力されるデータを
低速の一様な速度で、低速ＰＩＦＯ５へ入力することが
できる。
低速ＰＩＦＯ５は、ＲＡＭから構成された周知のＦＩＦ
Ｏメモリであって、入力されたデータを外部から与えら
れる出力クロックによって非同期で読み取って、出力デ
ータを生じる。なお低速ＰＩＦＯ５の出力側のデータ転
送速度は、低速の一様な速度である。
Ｏメモリであって、入力されたデータを外部から与えら
れる出力クロックによって非同期で読み取って、出力デ
ータを生じる。なお低速ＰＩＦＯ５の出力側のデータ転
送速度は、低速の一様な速度である。
第５図は第２図における転送回路３の具体的構成例を示
したものであって、１１はＯＲゲート、１２はクロック
源、１６はＡＮＤゲートである。
したものであって、１１はＯＲゲート、１２はクロック
源、１６はＡＮＤゲートである。
ＯＲゲート１１は、シフトレジスタ有効信号ＦＧ１゜Ｆ
Ｇ２のいずれかが１′となったとき出力′１′を発生し
、これによってＡＮＤゲート１６を経てクロック源１２
のクロックが出力される。この出力は第２図における各
シフトレジスタ１．２に対するシフトクロックおよび、
低速ＰＩＦＯ５に対する入力クロックとなる。
Ｇ２のいずれかが１′となったとき出力′１′を発生し
、これによってＡＮＤゲート１６を経てクロック源１２
のクロックが出力される。この出力は第２図における各
シフトレジスタ１．２に対するシフトクロックおよび、
低速ＰＩＦＯ５に対する入力クロックとなる。
〔第２の実施例〕
第６図は本発明の他の実施例の構成を示し、第２図にお
けると同じ部分は同じ番号で示されておシ、６Ａは転送
回路である。ただし第２図の場合と比較して高速のシフ
トレジスタ１，２と低速ＦＩＦＯ５とは、入出力に対し
て逆の関係に接続されていて、低速の比較的一様な速度
を有する入力データを、量大的な高速データに変換して
転送することができる、これに伴って、転送回路６Ａの
出力クロックが低速ＰＩＦＯ５の出力クロックおよびシ
フトレジスタ１，２に対する書き込み時のシフトクロッ
クとして用いられるとともに、シフトレジスタ１．２の
読み取りクロックとしては、外部から与えられる出力用
クロックが用いられるようになっている。スイッチ５Ｗ
２−４はシフトレジスタ有効信号ＦＧ１ 、 ＦＧ２を
外部へ出力する。
けると同じ部分は同じ番号で示されておシ、６Ａは転送
回路である。ただし第２図の場合と比較して高速のシフ
トレジスタ１，２と低速ＦＩＦＯ５とは、入出力に対し
て逆の関係に接続されていて、低速の比較的一様な速度
を有する入力データを、量大的な高速データに変換して
転送することができる、これに伴って、転送回路６Ａの
出力クロックが低速ＰＩＦＯ５の出力クロックおよびシ
フトレジスタ１，２に対する書き込み時のシフトクロッ
クとして用いられるとともに、シフトレジスタ１．２の
読み取りクロックとしては、外部から与えられる出力用
クロックが用いられるようになっている。スイッチ５Ｗ
２−４はシフトレジスタ有効信号ＦＧ１ 、 ＦＧ２を
外部へ出力する。
また第７図は、第６図の構成における各部動作を示すタ
イムチャートである。
イムチャートである。
第６図の実施例におけるシフトレジスタ１，２の有効ビ
ットの動作は、第６図に示されたものと同様である。
ットの動作は、第６図に示されたものと同様である。
初期状態においては低速ＰＩＦＯ５は空であシ、シフト
レジスタ１．２の有効ビットはスヘて０′テある。従っ
てシフトレジスタ１，２の出力側におけるシフトレジス
タ有効信号ＦＧ１．ＦＧ２も０′である。
レジスタ１．２の有効ビットはスヘて０′テある。従っ
てシフトレジスタ１，２の出力側におけるシフトレジス
タ有効信号ＦＧ１．ＦＧ２も０′である。
最初、スインｆ ５Ｗ１−＋ 、 ５ＷＩ−２，５ＷＩ
−ｓがシフトレジスタ１側を指し、スイッチ８Ｗ２−＋
、 ５Ｗ２−２ｔＳＷ２−５．５Ｗ２−４がシフトレ
ジスタ２側を指しているものとする。低速ＰＩＦＯ５は
その内容が空であるとき、ＥＭＰＴＹ信号として１′を
発生する。転送回路６ＡはＥＭＰＴＹ信号が０′のとき
（低速ＰＩＦＯ５が空でないとき）出力クロックを供給
することによって、低速ＰＩＦＯ５からスイッチ５ＷＩ
−１を経てシフトレジスタ１ヘデータを転送させる。こ
のときシフトレジスタ１には、スイッチ５Ｗ１−ｓを経
て有効ビット′１′が入力される。
−ｓがシフトレジスタ１側を指し、スイッチ８Ｗ２−＋
、 ５Ｗ２−２ｔＳＷ２−５．５Ｗ２−４がシフトレ
ジスタ２側を指しているものとする。低速ＰＩＦＯ５は
その内容が空であるとき、ＥＭＰＴＹ信号として１′を
発生する。転送回路６ＡはＥＭＰＴＹ信号が０′のとき
（低速ＰＩＦＯ５が空でないとき）出力クロックを供給
することによって、低速ＰＩＦＯ５からスイッチ５ＷＩ
−１を経てシフトレジスタ１ヘデータを転送させる。こ
のときシフトレジスタ１には、スイッチ５Ｗ１−ｓを経
て有効ビット′１′が入力される。
低速ＰＩＦＯ５からデータがシフトレジスタ１に転送さ
れるに伴って、％６図（＆）に示すようにシフトレジス
タ１の有効ビットが出力に向ってシフトしてゆき、デー
タの先頭がシフトレジスタ１の出力側に到達すると、有
効ビットは第３図（ｂｌに示すようになって、シフトレ
ジスタ有効信号ＦＧ１がゝ１′になる。第７図において
Ａは、この場合の各部の動作を示している。
れるに伴って、％６図（＆）に示すようにシフトレジス
タ１の有効ビットが出力に向ってシフトしてゆき、デー
タの先頭がシフトレジスタ１の出力側に到達すると、有
効ビットは第３図（ｂｌに示すようになって、シフトレ
ジスタ有効信号ＦＧ１がゝ１′になる。第７図において
Ａは、この場合の各部の動作を示している。
スイッチ制御回路４は、シフトレジスタ有効信号ＦＧＩ
が１′、 ＦＧ２が０′の状態を検出して、各スインｔ
を反転させる。これによってスイッチ５Ｗ１−＋＋５Ｗ
Ｉ−２、ＳＷ’Ｉ−ｓがシフトレジスタ２を指し、スイ
’） ｆ ５Ｗ２−＋ 、 ５Ｗ２−２ 、５Ｗ２−３
、５Ｗ２−４ がｉ／７トレシスタ１を指すようにな
る。シフトレジスタ有効信号ＦＧ１はスイッチ５Ｗ２−
ａ を経て図示されない外部回路へ出力され、外部回
路は信号ＦＧ１が“１′のときデータおりと判定して、
出力用クロックをスインｆ ５Ｗ２−２ ’Ｙ経て入力
することによって、シフトレジスタ１かもデータが読み
取られて、スインｆＦ３Ｗ２−＋を経て出力データを生
じる。シフトレジスタ１からのデータの読み取りは、シ
フトレジスタ１が空になるまで続けられる。
が１′、 ＦＧ２が０′の状態を検出して、各スインｔ
を反転させる。これによってスイッチ５Ｗ１−＋＋５Ｗ
Ｉ−２、ＳＷ’Ｉ−ｓがシフトレジスタ２を指し、スイ
’） ｆ ５Ｗ２−＋ 、 ５Ｗ２−２ 、５Ｗ２−３
、５Ｗ２−４ がｉ／７トレシスタ１を指すようにな
る。シフトレジスタ有効信号ＦＧ１はスイッチ５Ｗ２−
ａ を経て図示されない外部回路へ出力され、外部回
路は信号ＦＧ１が“１′のときデータおりと判定して、
出力用クロックをスインｆ ５Ｗ２−２ ’Ｙ経て入力
することによって、シフトレジスタ１かもデータが読み
取られて、スインｆＦ３Ｗ２−＋を経て出力データを生
じる。シフトレジスタ１からのデータの読み取りは、シ
フトレジスタ１が空になるまで続けられる。
一方、これと同時にシフトレジスタ２にはスイッチ８Ｗ
１−＋を経て低速ＰＩＦ’０５からデータが沓き込まれ
るとともに、スインｆｓＷ２−３を経て有効ピッド１′
が入力され、シフトレジスタ２が満杯になって、シフト
レジスタ有効信号ＦＧ２が１′になるまで続けられる。
１−＋を経て低速ＰＩＦ’０５からデータが沓き込まれ
るとともに、スインｆｓＷ２−３を経て有効ピッド１′
が入力され、シフトレジスタ２が満杯になって、シフト
レジスタ有効信号ＦＧ２が１′になるまで続けられる。
信号ＦＧ２が１′になったとき、転送回路６からのシフ
トクロックが停止し、シフトレジスタ２へのデータ書き
込みは停止される。
トクロックが停止し、シフトレジスタ２へのデータ書き
込みは停止される。
このときシフトレジスタ１から外部に対する平均的なデ
ータ転送速度は、低速ＰＩＦＯ５からシフトレジスタ２
ヘデータを転送する速度よｐ小さく選ばれているので、
シフトレジスタ１が空になってシフトレジスタ有効信号
ＦＧ１が０′になったときは、シフトレジスタ２は既に
満杯になってお夛、シフトレジスタ有効信号ＦＧ２は１
′になっている。
ータ転送速度は、低速ＰＩＦＯ５からシフトレジスタ２
ヘデータを転送する速度よｐ小さく選ばれているので、
シフトレジスタ１が空になってシフトレジスタ有効信号
ＦＧ１が０′になったときは、シフトレジスタ２は既に
満杯になってお夛、シフトレジスタ有効信号ＦＧ２は１
′になっている。
第７図においてＢはこの場合の各部の動作を示している
。
。
スイッチ制御回路４はシフトレジスタ有効信号ＦＧ１が
０’、ＦＧ２が１１７の状態を検出して、各スイッチを
反転させる。これによって低速Ｆ’ＩＦＯ５からスイッ
チ５Ｗ１−１を経てシフトレジスタ１にデータカ転送さ
れ、同時にシフトレジスタ２からスイッチ５Ｗ２−１を
経て外部に対して出力データを生じる。シフトレジスタ
２からのデータの読み収夛は、シフトレジスタ２が空に
なるまで続けられる。一方、シフトレジスタ１が満杯に
なって、シフトレジスタ有効信号ＦＧ１が１′になると
、転送回路６Ａからのシフトクロックが停止し、シフト
レジスタ１へのデータ書き込みは停止される。第７図に
おいてＣはこの場合の各部の動作を示している。
０’、ＦＧ２が１１７の状態を検出して、各スイッチを
反転させる。これによって低速Ｆ’ＩＦＯ５からスイッ
チ５Ｗ１−１を経てシフトレジスタ１にデータカ転送さ
れ、同時にシフトレジスタ２からスイッチ５Ｗ２−１を
経て外部に対して出力データを生じる。シフトレジスタ
２からのデータの読み収夛は、シフトレジスタ２が空に
なるまで続けられる。一方、シフトレジスタ１が満杯に
なって、シフトレジスタ有効信号ＦＧ１が１′になると
、転送回路６Ａからのシフトクロックが停止し、シフト
レジスタ１へのデータ書き込みは停止される。第７図に
おいてＣはこの場合の各部の動作を示している。
以後、このような動作を繰り返すことによって、シフト
レジスタ１．２からのデータの読み取ｃ、＝、低速ＦＩ
ＦＯ５からシフトレジスタ１，２に対するデータの書き
込みとが交互に行われて、データが転送される。このよ
うにして、低速ＰＩＦＯ５からの低速で一様な速度を有
するデータを高速で間欠的に出力することができる。
レジスタ１．２からのデータの読み取ｃ、＝、低速ＦＩ
ＦＯ５からシフトレジスタ１，２に対するデータの書き
込みとが交互に行われて、データが転送される。このよ
うにして、低速ＰＩＦＯ５からの低速で一様な速度を有
するデータを高速で間欠的に出力することができる。
なおこの場合における低速ＰＩＦＯＳの入力側のデータ
転送速度は、低速の一様な速度である。
転送速度は、低速の一様な速度である。
第８図は第６図における転送回路５Ａの具体的構成例を
示したものであって、第５図におけると同じ部分を同じ
番号で示し、１４はＮＡＮＤゲートである。
示したものであって、第５図におけると同じ部分を同じ
番号で示し、１４はＮＡＮＤゲートである。
ＮＡＮＤゲート１４は、シフトレジスタ有効信号ＦＧ１
．ＦＧ２がともに１′のとき出力′０′を、それ以外の
とき１′を発生し、これによってＡＮＤゲート１３を経
て信号ＦＧ１．ＦＣ２がともに１′でないとき、クロッ
ク源１２のクロックが出力される。この出力は第６図に
おける各シフトレジスタ１．２に対するシフトクロック
および、低速ＰＩＦＯ５に対する出力クロックとなる。
．ＦＧ２がともに１′のとき出力′０′を、それ以外の
とき１′を発生し、これによってＡＮＤゲート１３を経
て信号ＦＧ１．ＦＣ２がともに１′でないとき、クロッ
ク源１２のクロックが出力される。この出力は第６図に
おける各シフトレジスタ１．２に対するシフトクロック
および、低速ＰＩＦＯ５に対する出力クロックとなる。
なお以上のほかに、第２図および第６図にそれぞれ構成
を示された実施例の方式を組み合わせることによって、
入出力がともに高速で、間欠的なデータ転送を行うＦＩ
ＦＯを構成することもできる。
を示された実施例の方式を組み合わせることによって、
入出力がともに高速で、間欠的なデータ転送を行うＦＩ
ＦＯを構成することもできる。
この場合の構成、動作は上述の説明から容易に類推可能
であシ、従って詳細な説明を省略する。
であシ、従って詳細な説明を省略する。
以上説明したように本発明によれば、低速大容量ＦＩＦ
Ｏを用いて瞬間入力速度または瞬間出力速度の大きいＦ
ＩＦＯバッファメモリを構成することができ、同一目的
を達成するために、従来方式に比べてハードウェア址と
コストを低減することができる。
Ｏを用いて瞬間入力速度または瞬間出力速度の大きいＦ
ＩＦＯバッファメモリを構成することができ、同一目的
を達成するために、従来方式に比べてハードウェア址と
コストを低減することができる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の第１の実施例を示す図、第６図はシフトレジスタにお
ける有効ビットの動作を示す図、 第４図は第２図における各部動作を示すタイムラ２ ヤ
− ト 、 第５図は第２図における転送回路の構成例？示す図、 第６図は本発明の第２の実施例を示す図、第７図は第６
図における各部動作を示すタイムラ４ ヤ − ト 、 第８図は第６図における転送回路の構成例を示す図であ
る。 １．２・・・シフトレジスタ ６．３Ａ・・・転送回路 ４・・・スイツデ制御回路 ５・・・低速ＦＩＦＯ １１・・・ＯＲゲート １２・・・クロック源 １６・・・ＡＮＤゲート １４・・・ＮＡＮＤゲート
の第１の実施例を示す図、第６図はシフトレジスタにお
ける有効ビットの動作を示す図、 第４図は第２図における各部動作を示すタイムラ２ ヤ
− ト 、 第５図は第２図における転送回路の構成例？示す図、 第６図は本発明の第２の実施例を示す図、第７図は第６
図における各部動作を示すタイムラ４ ヤ − ト 、 第８図は第６図における転送回路の構成例を示す図であ
る。 １．２・・・シフトレジスタ ６．３Ａ・・・転送回路 ４・・・スイツデ制御回路 ５・・・低速ＦＩＦＯ １１・・・ＯＲゲート １２・・・クロック源 １６・・・ＡＮＤゲート １４・・・ＮＡＮＤゲート
Claims (2)
- （１）２個の高速シフトレジスタ（１０１、１０２）と
、低速ＦＩＦＯメモリ（１０３）と、 該２個の高速シフトレジスタ（１０１、１０２）を切り
替えて低速ＦＩＦＯメモリ（１０３）に接続するスイッ
チ（１０４）と、 該２個の高速シフトレジスタ（１０１、１０２）を切り
替えて外部と接続するスイッチ（１０５）とを具え、外
部からの高速入力データをスイッチ（１０５）を経て前
記２個の高速シフトレジスタの一方に書き込むとともに
他方の高速シフトレジスタからスイッチ（１０４）を経
てデータを低速ＦＩＦＯメモリ（１０３）に読み取り、
前記一方の高速シフトレジスタへのデータ入力が終了し
たとき各スイッチ（１０４、１０５）を切り替えて２個
の高速シフトレジスタにおけるデータの書き込みと読み
取りとを交替させる動作を繰り返すように構成してなる
ことを特徴とするＦＩＦＯメモリ方式。 - （２）２個の高速シフトレジスタ（１０１、１０２）と
、低速ＦＩＦＯメモリ（１０３）と、 該２個の高速シフトレジスタを切り替えて低速ＦＩＦＯ
メモリ（１０３）に接続するスイッチ（１０４）と、 該２個の高速シフトレジスタ（１０１、１０２）を切り
替えて外部と接続するスイッチ（１０５）とを具え、低
速ＦＩＦＯメモリ（１０３）からの低速データ出力をス
イッチ（１０４）を経て前記２個の高速シフトレジスタ
の一方に書き込むとともに他方の高速シフトレジスタか
らスイッチ（１０５）を経てデータを出力し、該他方の
高速シフトレジスタからのデータ出力が終了したとき各
スイッチ（１０４、１０５）を切り替えて２個の高速シ
フトレジスタにおけるデータの書き込みと読み取りとを
交替させる動作を繰り返すように構成してなることを特
徴とするＦＩＦＯメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233973A JPS6293728A (ja) | 1985-10-18 | 1985-10-18 | Ｆｉｆｏメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233973A JPS6293728A (ja) | 1985-10-18 | 1985-10-18 | Ｆｉｆｏメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6293728A true JPS6293728A (ja) | 1987-04-30 |
| JPH0479011B2 JPH0479011B2 (ja) | 1992-12-14 |
Family
ID=16963538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233973A Granted JPS6293728A (ja) | 1985-10-18 | 1985-10-18 | Ｆｉｆｏメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6293728A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198143A (ja) * | 1988-02-02 | 1989-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ゆらぎ吸収バッファ |
| JPH0349699U (ja) * | 1989-09-19 | 1991-05-15 | ||
| JPH04287261A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | データ転送制御装置および磁気ディスク制御装置 |
| JPH06224943A (ja) * | 1993-01-22 | 1994-08-12 | Kokusai Electric Co Ltd | バッファ及びそのデータ変換方式 |
| WO1998033281A1 (en) * | 1997-01-23 | 1998-07-30 | Sony Corporation | Device and method for generating compressed data |
| US6107174A (en) * | 1988-12-20 | 2000-08-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method for the production of the same |
| JP2005321933A (ja) * | 2004-05-07 | 2005-11-17 | Fuji Xerox Co Ltd | データ入出力装置およびデータ入出力方法 |
| JP2007065948A (ja) * | 2005-08-31 | 2007-03-15 | Alpine Electronics Inc | バッファメモリ装置及びデータ転送システム |
| JP2012155670A (ja) * | 2011-01-28 | 2012-08-16 | Yokogawa Electric Corp | データ受信装置、データ転送制御装置およびデータ転送システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014164788A (ja) * | 2013-02-27 | 2014-09-08 | Casio Comput Co Ltd | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435645A (en) * | 1977-08-25 | 1979-03-15 | Hitachi Denshi Ltd | Input/output control system for real-time data |
| JPS55112646A (en) * | 1979-02-23 | 1980-08-30 | Fujitsu Ltd | Buffer unit |
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
| JPS6017533A (ja) * | 1983-07-09 | 1985-01-29 | Ricoh Co Ltd | ダブルバツフア切換制御装置 |
-
1985
- 1985-10-18 JP JP60233973A patent/JPS6293728A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435645A (en) * | 1977-08-25 | 1979-03-15 | Hitachi Denshi Ltd | Input/output control system for real-time data |
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| US6107174A (en) * | 1988-12-20 | 2000-08-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method for the production of the same |
| JPH0349699U (ja) * | 1989-09-19 | 1991-05-15 | ||
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| JPH06224943A (ja) * | 1993-01-22 | 1994-08-12 | Kokusai Electric Co Ltd | バッファ及びそのデータ変換方式 |
| WO1998033281A1 (en) * | 1997-01-23 | 1998-07-30 | Sony Corporation | Device and method for generating compressed data |
| US6445825B2 (en) | 1997-01-23 | 2002-09-03 | Sony Corporation | Apparatus and method of generating compressed data |
| JP2005321933A (ja) * | 2004-05-07 | 2005-11-17 | Fuji Xerox Co Ltd | データ入出力装置およびデータ入出力方法 |
| JP4569163B2 (ja) * | 2004-05-07 | 2010-10-27 | 富士ゼロックス株式会社 | データ入出力装置およびデータ入出力方法 |
| JP2007065948A (ja) * | 2005-08-31 | 2007-03-15 | Alpine Electronics Inc | バッファメモリ装置及びデータ転送システム |
| JP2012155670A (ja) * | 2011-01-28 | 2012-08-16 | Yokogawa Electric Corp | データ受信装置、データ転送制御装置およびデータ転送システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479011B2 (ja) | 1992-12-14 |
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