JPS6290731A - 試験支援方式 - Google Patents
試験支援方式Info
- Publication number
- JPS6290731A JPS6290731A JP60230305A JP23030585A JPS6290731A JP S6290731 A JPS6290731 A JP S6290731A JP 60230305 A JP60230305 A JP 60230305A JP 23030585 A JP23030585 A JP 23030585A JP S6290731 A JPS6290731 A JP S6290731A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- address
- control device
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
中央制御装置からの指令Ｉ７こ基づき動作するプロセッ
サを内蔵する制御装置内にアドレスレジスタおよびデー
タレジスタを設け、中央制御装置がアドレス、必要によ
りデータを蓄積して試験用続出または書込指令を入力す
ることにより、中央制御装置が入出力制御装置内のデー
タを直接制御可能とする。
サを内蔵する制御装置内にアドレスレジスタおよびデー
タレジスタを設け、中央制御装置がアドレス、必要によ
りデータを蓄積して試験用続出または書込指令を入力す
ることにより、中央制御装置が入出力制御装置内のデー
タを直接制御可能とする。
本発明はプロセッサを内蔵する制御装置における試験支
援方式の改良に関する。
援方式の改良に関する。
例えば電子交換機において、中央制御装置は入出力制御
装置を介して各種の入出力装置を制御する。入出力制御
装置内にはマイクロプロセッサ、メモリ、各種レジスタ
等が設けられ、マイクロプロセッサが中央制御装置から
伝達される各種指令に基づき、メモリおよび各種レジス
タに蓄積されるデータを処理し、入出力装置を制御する
。
装置を介して各種の入出力装置を制御する。入出力制御
装置内にはマイクロプロセッサ、メモリ、各種レジスタ
等が設けられ、マイクロプロセッサが中央制御装置から
伝達される各種指令に基づき、メモリおよび各種レジス
タに蓄積されるデータを処理し、入出力装置を制御する
。
かかる入出力制御装置等の制御装置を試験する場合には
、制御装置内のメモリ或いはレジスタ等の所定領域に保
持されているデータを中央制御装置から読出し、また中
央制御装置から制御装置内の所定領域にデータを書込み
可能とすることが要望される。
、制御装置内のメモリ或いはレジスタ等の所定領域に保
持されているデータを中央制御装置から読出し、また中
央制御装置から制御装置内の所定領域にデータを書込み
可能とすることが要望される。
〔従来の技術］
第３図はこの種の制御装置における従来ある入出力制御
装置の一例を示す図である。
装置の一例を示す図である。
第３図において、中央制御装置１および入出力制御装置
２が共通バス３を介して接続されている。
２が共通バス３を介して接続されている。
人出力制御装置２内には、プロセッサ２１、メモＩＪ２
２並びにレジスタ２３等のデータ保持部２０１、コマン
ドレジスタ２４およびステータスレジスタ２５が設けら
れ、内部バス２６により接続されている。中央制御装置
１から共通バス３を介して入出力制御装置２内のコマン
ドレジスタ２４に所定のコマンドが蓄積されると、プロ
セッサ２１はコマンドレジスタ２４に蓄積されているコ
マンドを解読し、メモリ２２またはレジスタ２３に蓄積
されているデータを処理する。コマンドに指示された処
理が終了すると、プロセッサ２１はステータスレジスタ
２５に入出力制御装置２内の状態を示す情報を蓄積する
。中央制御装置ｌは、共通バス３を介して入出力制御装
置２内のステータスレジスタ２５に蓄積されている状態
情報を抽出することにより、先に伝達したコマンドに対
する処理結果を判定する。
２並びにレジスタ２３等のデータ保持部２０１、コマン
ドレジスタ２４およびステータスレジスタ２５が設けら
れ、内部バス２６により接続されている。中央制御装置
１から共通バス３を介して入出力制御装置２内のコマン
ドレジスタ２４に所定のコマンドが蓄積されると、プロ
セッサ２１はコマンドレジスタ２４に蓄積されているコ
マンドを解読し、メモリ２２またはレジスタ２３に蓄積
されているデータを処理する。コマンドに指示された処
理が終了すると、プロセッサ２１はステータスレジスタ
２５に入出力制御装置２内の状態を示す情報を蓄積する
。中央制御装置ｌは、共通バス３を介して入出力制御装
置２内のステータスレジスタ２５に蓄積されている状態
情報を抽出することにより、先に伝達したコマンドに対
する処理結果を判定する。
以上の説明から明らかな如く、従来ある入出力制御装置
においては、中央制御装置ｌは共通バス３に接続されて
いるコマンドレジスタ２４およびステータスレジスタ２
５にはアクセス可能であるが、内部バス２６のみに接続
されているメモリ２２およびレジスタ２３にはアクセス
出来ず、メモリ２２並びにレジスタ２３等のデータ保持
部２０１内のデータを直接制御することは不可能であっ
た。
においては、中央制御装置ｌは共通バス３に接続されて
いるコマンドレジスタ２４およびステータスレジスタ２
５にはアクセス可能であるが、内部バス２６のみに接続
されているメモリ２２およびレジスタ２３にはアクセス
出来ず、メモリ２２並びにレジスタ２３等のデータ保持
部２０１内のデータを直接制御することは不可能であっ
た。
かかるデータを直接制御する手段として、共通ハス３に
ダイレクトメモリアクセス制御装置４を接続し、且つ人
出力制御装置２内にバッファメモリ２７を設け、中央制
御装置１からダイレクトメモリアクセス制御装置４に種
々の指示を伝達し、更に入出力制御装置２内のコマンド
レジスタ２４に所定の指令を蓄積することにより、中央
制御装置１が、バッファメモリ２７を介してプロセッサ
２１およびメモリ２２内のデータを直接制御することも
考慮されるが、ダイレクトメモリアクセス制御装置４お
よびバッファメモリ２７等を設ける為に経済性を損なう
こととなり、また中央制御装置の制御も複雑となる恐れ
があった。
ダイレクトメモリアクセス制御装置４を接続し、且つ人
出力制御装置２内にバッファメモリ２７を設け、中央制
御装置１からダイレクトメモリアクセス制御装置４に種
々の指示を伝達し、更に入出力制御装置２内のコマンド
レジスタ２４に所定の指令を蓄積することにより、中央
制御装置１が、バッファメモリ２７を介してプロセッサ
２１およびメモリ２２内のデータを直接制御することも
考慮されるが、ダイレクトメモリアクセス制御装置４お
よびバッファメモリ２７等を設ける為に経済性を損なう
こととなり、また中央制御装置の制御も複雑となる恐れ
があった。
第１図は本発明の原理を示す図である。
第１図においては、制御語Ｗ２Ｏ０内に中央制御装置１
およびプロセッサ２１の何れからもアクセス可能なアド
レスレジスタ２８およびデータレジスタ２９が設けられ
ている。
およびプロセッサ２１の何れからもアクセス可能なアド
レスレジスタ２８およびデータレジスタ２９が設けられ
ている。
中央制御装置１がアドレスレジスタ２８にアドレスを蓄
積し、且つコマンドレジスタ２４に試験用読出指令を蓄
積した場合に、プロセッサ２１がアドレスレジスタ２７
に蓄積されたアドレスにより指定されるデータ保持部２
０１内の所定領域に蓄積されているデータをデータレジ
スタ２９に蓄積することにより、中央制御装置１が制御
装置２００内に保持されているデータを読出し可能とな
る。
積し、且つコマンドレジスタ２４に試験用読出指令を蓄
積した場合に、プロセッサ２１がアドレスレジスタ２７
に蓄積されたアドレスにより指定されるデータ保持部２
０１内の所定領域に蓄積されているデータをデータレジ
スタ２９に蓄積することにより、中央制御装置１が制御
装置２００内に保持されているデータを読出し可能とな
る。
また中央制御装置１がアドレスレジスタ２日にアドレス
を、データレジスタ２９にデータをそれぞれ蓄積し、且
つコマンドレジスタ２４に試験用書込指令を蓄積した場
合に、プロセッサ２１がアドレスレジスタ２７に蓄積さ
れたアドレスにより指定されるデータ保持部２０１内の
所定領域にデータレジスタ２９に蓄積されたデータを蓄
積することにより、中央制御装置１が制御装置２００内
にデータを書込み可能となる。
を、データレジスタ２９にデータをそれぞれ蓄積し、且
つコマンドレジスタ２４に試験用書込指令を蓄積した場
合に、プロセッサ２１がアドレスレジスタ２７に蓄積さ
れたアドレスにより指定されるデータ保持部２０１内の
所定領域にデータレジスタ２９に蓄積されたデータを蓄
積することにより、中央制御装置１が制御装置２００内
にデータを書込み可能となる。
即ち本発明によれば、中央制御装置がアドレスレジスタ
に所定のアドレスを蓄積し、更に必要によりデータレジ
スタにデータを蓄積し、コマンドレジスタに所定の指令
を蓄積するのみで、制御装置内のデータを容易に直接制
御可能となる。
に所定のアドレスを蓄積し、更に必要によりデータレジ
スタにデータを蓄積し、コマンドレジスタに所定の指令
を蓄積するのみで、制御装置内のデータを容易に直接制
御可能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による入出力制御装置を示す
図である。
図である。
第２図においては、入出力制御装置２内に、アドレスレ
ジスタ２８およびデータレジスタ２９が設けられている
。
ジスタ２８およびデータレジスタ２９が設けられている
。
第２図において、中央制御装置１が入出力制御装置２内
のメモリ２２の所定アドレスａに蓄積されているデータ
ｄを読出す為に、入出力制御装置２内のアドレスレジス
タ２８にアドレスａを蓄積した後、コマンドレジスタ２
４に試験用読出指令を蓄積する。
のメモリ２２の所定アドレスａに蓄積されているデータ
ｄを読出す為に、入出力制御装置２内のアドレスレジス
タ２８にアドレスａを蓄積した後、コマンドレジスタ２
４に試験用読出指令を蓄積する。
入出力制御装置２においては、プロセッサ２１がコマン
ドレジスタ２４に蓄積されたコマンドを解読し、アドレ
スレジスタ２８に蓄積されたアドレスａに基づき、メモ
リ２２のアドレスａに蓄積されているデータｄを読出し
、データレジスタ２９に蓄積する。
ドレジスタ２４に蓄積されたコマンドを解読し、アドレ
スレジスタ２８に蓄積されたアドレスａに基づき、メモ
リ２２のアドレスａに蓄積されているデータｄを読出し
、データレジスタ２９に蓄積する。
中央制御装置１は、データレジスタ２９に蓄積されてい
るデータｄを共通バス３を介して読出す。
るデータｄを共通バス３を介して読出す。
また中央制御装置１が入出力制御装置２内のメモリ２２
の所定アドレスａに所定データｄを書込む為に、入出力
制御装置２内のアドレスレジスタ２８にアドレスａを蓄
積し、データレジスタ２９にデータｄを蓄積した後、コ
マンドレジスタ・２４に試験用書込指令を蓄積する。
の所定アドレスａに所定データｄを書込む為に、入出力
制御装置２内のアドレスレジスタ２８にアドレスａを蓄
積し、データレジスタ２９にデータｄを蓄積した後、コ
マンドレジスタ・２４に試験用書込指令を蓄積する。
入出力制御装置２においては、プロセッサ２１がコマン
ドレジスタ２４に蓄積されたコマンドを解読し、アドレ
スレジスタ２８に蓄積されたアドレスａに基づき、デー
タレジスタ２９に蓄積されているデータｄを、メモリ２
２のアドレスａに蓄積する。
ドレジスタ２４に蓄積されたコマンドを解読し、アドレ
スレジスタ２８に蓄積されたアドレスａに基づき、デー
タレジスタ２９に蓄積されているデータｄを、メモリ２
２のアドレスａに蓄積する。
以上の説明から明らかな如く、本実施例によれば、中央
制御装置１は入出力制御装置２内のコマンドレジスタ２
４、アドレスレジスタ２８およびデータレジスタ２９を
介して、メモリ２２内のデータｄを直接読出し、或いは
書込み可能となる。
制御装置１は入出力制御装置２内のコマンドレジスタ２
４、アドレスレジスタ２８およびデータレジスタ２９を
介して、メモリ２２内のデータｄを直接読出し、或いは
書込み可能となる。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ばデータ保持部２０１はメモリ２２に限定されることは
無く、レジスタ２３等容種の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。また制御装置は
、入出力制御装置に限定されぬことは言う迄も無い。
ばデータ保持部２０１はメモリ２２に限定されることは
無く、レジスタ２３等容種の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。また制御装置は
、入出力制御装置に限定されぬことは言う迄も無い。
以上、本発明によれば、前記制御装置において、中央制
御装置がアドレスレジスタに所定のアドレスを蓄積し、
更に必要によりデータレジスタにデータを蓄積し、コマ
ンドレジスタに所定の指令を蓄積するのみで、制御装置
内のデータを容易に直接制御可能となる。
御装置がアドレスレジスタに所定のアドレスを蓄積し、
更に必要によりデータレジスタにデータを蓄積し、コマ
ンドレジスタに所定の指令を蓄積するのみで、制御装置
内のデータを容易に直接制御可能となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による入出力制御装置を示す図、第３図は従来ある
入出力制御装置の一例を示す図である。 図において、ｌは中央制御装置、２は入出力制御装置、
３は共通バス、４はダイレクトメモリアクセス制御装置
、２１はプロセ・ノサ、２２はメモリ、２３はレジスタ
、２４はコマンドレジスタ、２５はステータスレジスタ
、２６は内部バス、２７はバッファメモリ、２８はアド
レスレジスタ、２９はデータレジスタ、２００は制御装
置、２０１はデータ保持部、ａはアドレス、ｄはデータ
、オ発明の＆理図 第 １ 図 本発明に；３人出カ膏目ごｒ薮予 条 ２ 図
施例による入出力制御装置を示す図、第３図は従来ある
入出力制御装置の一例を示す図である。 図において、ｌは中央制御装置、２は入出力制御装置、
３は共通バス、４はダイレクトメモリアクセス制御装置
、２１はプロセ・ノサ、２２はメモリ、２３はレジスタ
、２４はコマンドレジスタ、２５はステータスレジスタ
、２６は内部バス、２７はバッファメモリ、２８はアド
レスレジスタ、２９はデータレジスタ、２００は制御装
置、２０１はデータ保持部、ａはアドレス、ｄはデータ
、オ発明の＆理図 第 １ 図 本発明に；３人出カ膏目ごｒ薮予 条 ２ 図
Claims (1)
- 【特許請求の範囲】 中央制御装置（１）からコマンドレジスタ（２４）に蓄
積される指令に基づき、内蔵プロセッサ（２１）がデー
タ保持部（２０１）内のデータを処理する制御装置（２
００）において、 前記制御装置（２００）内に前記中央制御装置（１）お
よびプロセッサ（２１）の何れからもアクセス可能なア
ドレスレジスタ（２８）およびデータレジスタ（２９）
を設け、 前記中央制御装置（１）が前記アドレスレジスタ（２８
）にアドレスを蓄積し、且つ前記コマンドレジスタ（２
４）に試験用読出指令を蓄積した場合に、前記プロセッ
サ（２１）が前記アドレスレジスタ（２８）に蓄積され
たアドレスにより指定される前記データ保持部（２０１
）内の所定領域に蓄積されているデータを前記データレ
ジスタ（２９）に蓄積し、 前記中央制御装置（１）が前記アドレスレジスタ（２８
）にアドレスを、前記データレジスタ（２９）にデータ
をそれぞれ蓄積し、且つ前記コマンドレジスタ（２４）
に試験用書込指令を蓄積した場合に、前記プロセッサ（
２１）が前記アドレスレジスタ（２８）に蓄積されたア
ドレスにより指定される前記データ保持部（２０１）内
の所定領域に前記データレジスタ（２９）に蓄積された
データを蓄積することにより、前記中央制御装置（１）
が前記制御装置（２００）内のデータを制御可能とする
ことを特徴とする試験支援方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230305A JPS6290731A (ja) | 1985-10-16 | 1985-10-16 | 試験支援方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230305A JPS6290731A (ja) | 1985-10-16 | 1985-10-16 | 試験支援方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290731A true JPS6290731A (ja) | 1987-04-25 |
Family
ID=16905747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230305A Pending JPS6290731A (ja) | 1985-10-16 | 1985-10-16 | 試験支援方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290731A (ja) |
-
1985
- 1985-10-16 JP JP60230305A patent/JPS6290731A/ja active Pending
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