JPS6281717A - 超微細フオトレジスト構造の転写方法 - Google Patents

超微細フオトレジスト構造の転写方法

Info

Publication number
JPS6281717A
JPS6281717A JP61229468A JP22946886A JPS6281717A JP S6281717 A JPS6281717 A JP S6281717A JP 61229468 A JP61229468 A JP 61229468A JP 22946886 A JP22946886 A JP 22946886A JP S6281717 A JPS6281717 A JP S6281717A
Authority
JP
Japan
Prior art keywords
layer
dielectric layer
structured
photoresist
damaged
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61229468A
Other languages
English (en)
Inventor
ハンスイエルク、ライヒエルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS6281717A publication Critical patent/JPS6281717A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/3115Doping the insulating layers
    • H01L21/31155Doping the insulating layers by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、超微細フォトレジスト構造を誘電1曽に鑑
写する万はに関するものである。
〔従来の技術〕
半導体デバイスの製作に当っては、誘電層に0.1μm
程度の最小寸法と最低許容誤差をもって微細構造をぐ「
ることか必要となる。そのためには通常構造化する誘電
;曽表面にフォトレジスト・マスク?設ける。このフォ
トレジスト・マスクの構造が正確に誘電層に移されなけ
ればならない。構造化する誘電層としてはしばしば酸化
層又は窒化層又はその双方が使用される。
超微細フォトレジスト構lfiを誘電層f二転写する公
知の万なでは、エッチされた誘電層に移された構造の形
状忠実度は誘電層へのフォトレジストの接着が悪いこと
によって不利な影脣を受ける。これらの公知方法では側
方の回り込みエツチングの幅が、−電層へのフォトレジ
ストの接着が理想的である場合にも誘電層の厚さに等し
くなる。
従来の喧微細フォトレジスト構造の転写方法は、できる
だけ細いストライブを構造化する誘電1ψ上のフォトレ
ジスト構造に投射するものであった。しかし公知方法で
投射されるストライブの最小幅はマイクロ妓トランジス
タに対してはなお広過ぎるものである。構造化される誘
電層上に投射されるフォトレジスト・マスク構造中のス
トライプ幅は、フォトレジスト・マスクrl r o 
O’C乃’fJ5゜140°Co)温度で27[J熱処
理する際フォトレジスト・マスクの縁端区域が収縮する
ことにより縮小される。このフォトレジスト・マスク縁
端部の収縮現象はフォトレジスト・マスク構造において
所望されるストライプ幅に対しては中断させなければな
らない。しかしフォトレジストの収縮送度は予断されな
いので、フォトレジストの収縮中くり返し中断し、半導
体ウェーハ上の)f)レジスト・マスク構造中のヌトラ
イブ幅?光学的にコントロールすることが必要になる。
フォトレジストの収縮中フォトレジスト・マスク構造中
の所望ストライブ幅を下回ると、フォトレジスト・マス
クの構造イヒのだめの写真技術を繰り返さなければなら
ない。
半導体ウェーハ上のフォトレジスト・マスク構造中のス
トライプ幅を縮小するフォトレジスト収縮過程は場所的
に均等ではないから、公知の微細構造転写法によって半
導体デバイスを製作する際には大きな寸法許容差?受は
入れなければならない。
〔発明が解決しようとする問題点] この発明の目的は、僅かな寸法許容差?もって超微細フ
ォトレジスト構造を誘電層に転写することができる方法
ヲ提併することである。
〔問題点馨解決するための手段〕
この目的は特許請求の範囲第xrliに特徴として挙げ
た過程とすることによって達成される。
〔発明の効果〕
この発明の方法には次の長所がある。
従来の万Eではエッチされた誘電層の形状2実性に悪影
響?及ぼす誘電層とフォトレジストの間の低い接着性が
、この発明の方法においては間融にならない。
従来の方法では銹f41.層へのフォトレジストの接着
が理想的であっても少くともエッチされる+1jの厚さ
に等しい側方への回り込みエツチングが、この発明の方
法では明らかにこの厚さ以下に低減される。
半導体板に斜めに入射するイオンビームによるイオン注
入は、フォトレジスト層縁端がイオンビームに対して適
当に配向されているとぼかし効果を生ずるから、構造化
さ7するvj電層内のストライプ幅はシャドー投影に際
して誘電層に投影されたフォトレジスト構造のストライ
プ幅よりも狭くなる。
これら3つの長所はサブミクロン領琺のストライプ幅が
要求されるマイクロ肢トランジスタの製作に対しても普
通のフォト技術の採用全nJ能にする。この発明の方法
によればフォトレジスト・マスク構造中の投影可能限度
以下のストライブ幅ヶも構造化される誘電層上に確実に
作ることが可能となる。
この発明の別の長所は特:If請求の範囲第2項以下に
示され、更に以下の説明によって明らかにされる。
〔実施例〕
この発明の実施例を図面について詳細に説明する。
総ての実施例において!XiJ脂マスク1が従来のエツ
チング技術によって作られる。このマスク1は次に行わ
れるイオン注入に対して使用される。このイオン注入は
樹脂マスクlと構造化される層2乃至6のいずれ?もイ
オンビームが透過しないようにして実施される。樹脂マ
スクlと層2乃至6のイオン透過率は10−5以下でな
ければならない。これによって半尋体結晶7と誘電層2
乃至6は、それらが樹脂I= sの下にある限りドープ
されることはない。
加工する誘電層の種ケユに応じて種々の実施形態が可能
となる。
第1図は薄い酸化層3で覆われた窒化シリコン層の他項
形成方法を説明するものである。窒化l伽2は熱酸化に
よって表面が二酸化ンリコン層3に変えられる。酸化層
3の厚さは21m乃至5nmである。この酸化層はその
下にある電化層の熱リン酸(二よる侵食を確実に阻止す
る。熱リン酸は窒化シリコンに対する標準的なエツチン
グ剤である。
樹脂で覆われていない区域では、酸化物8がイオン注入
に際してイオンビームにより損傷され化学変化を起こし
て熱リン酸によって容易にエッチされるようになる。酸
fヒ物8にイオン注入した後ではフォトレジスト・マス
ク1は不必要である。
このマスクはリン酸エツチング前に損傷無しに溶解除去
される。損傷された酸化物8はリン酸l二より選択エッ
チされるが、損傷されない区域9はリン酸によってエッ
チされずそのまま残される。窒化物11もイオン注入さ
れた区域がイオンビーム12によって損傷されて、樹脂
で被覆された損傷無しの窒化物10よりも著しく急速に
エッチされる。この袖傷窒化層11と無損傷窒化層10
の間のエッチ不均等性(二基き、通常の方法による場合
よりも全体のエツチング時間が短くなる。通常の方法で
は窒化層11はイオン注入によって損傷されることなく
無すh傷の窒化層10よりも早くエッチされることはな
い。実験の結果によれば、等しい厚さのエツチング時間
が従来の技術による場合に比べて半分に短縮される。こ
れに対応して窒化j偵2においての側方の回り込みエツ
チングも半分になる。
第2図は純酸化物又は純窒化物の114の構造形成乞説
明するものである。第1図の方法による場合と類似した
効果が純酸化物層又は純窒化物層の場合も、薄い被覆層
を設けてイオン注入により選択エッチされるようにする
ことなく達成される。
イオン注入によってフオトレジス)lがその縁端18に
おいて誘電層4にある程度溶接されるから、縁端部1B
において層4への理想的な樹脂接着が生ずる。誘電層4
も注入区域13において非注入区域よりもエツチングが
容易である。このエツチング不均等性に基き第1図の場
合と同様に満4内の回り込みエツチングが減少する。イ
オン注入によって二酸化シリコン(sioり又は窒化シ
リコン(St、N41  の区域13が損傷され、無損
傷区域に比べてエンチング性が著しく上昇する。
総ての実施例においてフオトレジス) I層1がイオン
注入の結果表面区@14においてドープされることが認
められた。
第3図に樹脂漸縁端(二おける射影カッ果?利用してス
トライブ幅?更に縮小する誘電層の構造形成方法?示す
。斜めに入射するイオンビーム12¥使用すると、第3
図に示す通リストライブ幅が更にR−Deotαだけ低
下する。ここでDはフォトレジスト・マスク1の厚さで
あり、イオンビーム」2の誘電層の垂線に対するイ頃斜
角はαである。
この投影効果によるストライブ幅の低下の理論値は対向
縁端においての巨1り込み注入(二よりその全部は達成
されlい。対向縁泡ではイオンがフォトレジスト層1内
にも侵入し、一部はフォトレジス) il′’t w貫
通してその下の誘導層5.6内の深さrまで達する。斜
めに入射するイオンビームは第」図に示した一すい酸f
i16を倫える窒化層5の構造形成にも、又第2図に示
した純酸化層又は純窒fヒ功の構造形成にもイ史用され
る。
史にこれ以外の誘電層にもこの発明の方法にょって構造
形成がjIj能である。実施例はシリコン結晶7を使用
するものと、窒化シリコン又は酸化シリコンを使用−f
6ものについて説明したが、これら以外の酸化物又は窒
化物に対しても更に例えば硫化物、フッ1ヒ物その他の
訪箪体にr−I してもこの発明の力仏により横道を作
ることができる。
第1図について述べたように窒化層をその無損傷区域に
おいて傅い酸化層被覆(二よりリン酸エツチングC二χ
1してi力1iする必要があるときは、第3図に示した
深さrまでの回り込み注入を考えて熱リン酸エツチング
の前に樹脂マスク?除去することをやめて回り込み庄へ
区塚r’r:縮小するようにするのが有利である。
4、 回向のtln単な説明 第1図、弔2凶、第3図はいずれもこの発明によるb屯
楢の構造形成方法を説明するもので、第1因は薄い酸化
物被覆を備える窒化シリコン層に対するもの、第2図は
純酸化漕又に純窒化層に対するものであり、第3図は樹
脂ノー縁端の投影幼果をイ・11用して構造幅全史に低
融させる誘電層構造形成法である。谷ス(二おいて、 l・・・ フォトレジスト・マスク層、  3・・・被
覆酸化層、  2・・・窒化シリコン層、  4・・・
酸化層又は窒イヒ層、  12・・・ イオンビーム。
hlll’i K;rA 1r理l: ’l;T村 偉
賢 −: IG  I IG 3 R=Ct(ICLXD

Claims (1)

  1. 【特許請求の範囲】 1)誘電層(3、4、6)の表面にフォトレジスト・マ
    スク(1)を形成させ、これを続いて行われるイオン注
    入に対するマスクとして使用すること、このイオン注入
    はイオンビームがマスク(1)と構造化する誘電層(2
    乃至6)のいずれをも透過しないように実施されること
    を特徴とする超微細フォトレジスト構造を誘電層に転写
    する方法。 2)フォトレジスト・マスク(1)と構造化する誘電層
    (2乃至6)の部分区域(8、11、13、15、17
    )に当るイオンビーム(12)の透過率が10^−^5
    以下であることを特徴とする特許請求の範囲第1項記載
    の方法。 3)構造化する窒化物層(2)の表面に熱リン酸による
    窒化物層の侵食を阻止する薄い酸化層を設けること、酸
    化層の部分区域(8)をイオンビーム(12)によつて
    損傷させ化学的に変質させて熱リン酸によつて容易にエ
    ッチされるようにすること、この損傷された酸化層部分
    区域(8)をリン酸中で選択エッチすること、それに続
    いて損傷された酸化層部分区域(8)の下にある窒化層
    (11)をエッチすることを特徴とする特許請求の範囲
    第1項又は第2項記載の方法。 4)イオン注入に際して酸化層(3)の損傷区域(8)
    の下にある窒化層(11)も損傷されることを特徴とす
    る特許請求の範囲第3項記載の方法。 5)構造化する酸化層又は窒化層(4)の部分区域(1
    3)がイオン注入によつて損傷されること、続いてこの
    部分区域がエッチされることを特徴とする特許請求の範
    囲第1項記載の方法。 6)構造化する誘電層(5、6)の部分区域(15、1
    7)が斜めに入射するイオンビーム(12)によつて損
    傷されることを特徴とする特許請求の範囲第1項乃至第
    5項の1つに記載の方法。 7)フォトレジスト・マスク(1)が構造化される誘電
    層(15、17)のエッチング後に始めて除去されるこ
    とを特徴とする特許請求の範囲第6項記載の方。 8)構造化する誘電層(2乃至6)として誘電シリコン
    化合物の層が使用されることを特徴とする特許請求の範
    囲第1項乃至第7項の1つに記載の方法。
JP61229468A 1985-09-30 1986-09-27 超微細フオトレジスト構造の転写方法 Pending JPS6281717A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3534834 1985-09-30
DE3534834.8 1985-09-30

Publications (1)

Publication Number Publication Date
JPS6281717A true JPS6281717A (ja) 1987-04-15

Family

ID=6282350

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61229468A Pending JPS6281717A (ja) 1985-09-30 1986-09-27 超微細フオトレジスト構造の転写方法

Country Status (4)

Country Link
US (1) US4863556A (ja)
EP (1) EP0218039B1 (ja)
JP (1) JPS6281717A (ja)
DE (1) DE3675491D1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956314A (en) * 1989-05-30 1990-09-11 Motorola, Inc. Differential etching of silicon nitride
US5262392A (en) * 1991-07-15 1993-11-16 Eastman Kodak Company Method for patterning metallo-organic percursor film and method for producing a patterned ceramic film and film products
US5240875A (en) * 1992-08-12 1993-08-31 North American Philips Corporation Selective oxidation of silicon trench sidewall
US5444007A (en) * 1994-08-03 1995-08-22 Kabushiki Kaisha Toshiba Formation of trenches having different profiles
US6326300B1 (en) 1998-09-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method
US6287961B1 (en) 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
JP3974319B2 (ja) * 2000-03-30 2007-09-12 株式会社東芝 エッチング方法
US7071072B2 (en) * 2004-06-11 2006-07-04 International Business Machines Corporation Forming shallow trench isolation without the use of CMP
JP2011009636A (ja) * 2009-06-29 2011-01-13 Oki Semiconductor Co Ltd ビアホールの形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6032992B2 (ja) * 1977-03-29 1985-07-31 工業技術院長 半導体装置の製造方法
DE2748401A1 (de) * 1977-10-28 1979-05-03 Licentia Gmbh Halbleiteranordnung
JPS55157234A (en) * 1979-05-25 1980-12-06 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS5676536A (en) * 1979-11-27 1981-06-24 Chiyou Lsi Gijutsu Kenkyu Kumiai Anodization of silicon nitride film
JPS58131A (ja) * 1981-06-24 1983-01-05 Mitsubishi Electric Corp 表面保護膜のエツチング方法
JPS5898932A (ja) * 1981-12-09 1983-06-13 Hitachi Ltd 半導体装置の製造方法
US4450041A (en) * 1982-06-21 1984-05-22 The United States Of America As Represented By The Secretary Of The Navy Chemical etching of transformed structures
NL8301262A (nl) * 1983-04-11 1984-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride.
JPS59227124A (ja) * 1983-06-08 1984-12-20 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0218039B1 (de) 1990-11-07
DE3675491D1 (de) 1990-12-13
EP0218039A1 (de) 1987-04-15
US4863556A (en) 1989-09-05

Similar Documents

Publication Publication Date Title
JPS62105426A (ja) サブミクロン寸法のマスク構造を形成する方法
JPS6281717A (ja) 超微細フオトレジスト構造の転写方法
US4499119A (en) Method of manufacturing super-conductive tunnel junction devices with precise junction area control
JPS6378535A (ja) 半導体装置の製造方法
US4973544A (en) Method for reversing tone or polarity of pattern on integrated circuit substrate utilizing reverse casting by planarization
JPS63110635A (ja) 電子ビ−ム描画装置用アパ−チヤ
JP2841484B2 (ja) Mos型トランジスタの製造方法
JPH01189923A (ja) 半導体装置の製造方法
JPS6289324A (ja) 半導体装置の製造方法
JPH0434822B2 (ja)
JPS6074630A (ja) (100)InP基板ウエハの方位を決定する方法
JPS62144331A (ja) エツチング方法
JPH03180037A (ja) 量子細線の製作方法
JPH07142776A (ja) パターンの形成方法
JPH03239337A (ja) 半導体装置の製造方法
JPH02192768A (ja) 半導体装置の製造方法
JPS5919357A (ja) 半導体装置の製造方法
JPS62259445A (ja) パタ−ン形成方法
KR930008128B1 (ko) 습식 식각법을 이용한 경사식각방법
JPS59232422A (ja) 薄膜パタ−ン形成方法
JPS62183590A (ja) 埋込み型半導体レ−ザ素子の製造方法
JPS58122769A (ja) 半導体装置の製造方法
JPH0473650A (ja) 微細加工用マスク
JPS6242529A (ja) 半導体装置の製造方法
JPH0217649A (ja) 微細パターン形成方法