JPS58131A - 表面保護膜のエツチング方法 - Google Patents
表面保護膜のエツチング方法Info
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- JPS58131A JPS58131A JP9938881A JP9938881A JPS58131A JP S58131 A JPS58131 A JP S58131A JP 9938881 A JP9938881 A JP 9938881A JP 9938881 A JP9938881 A JP 9938881A JP S58131 A JPS58131 A JP S58131A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造における表面保I!ky
I!のエツチング方法の改良に関するものである。
I!のエツチング方法の改良に関するものである。
第1図および第2図は表面保護膜の従来のエツチング方
法の主要段階を示す断面図である。
法の主要段階を示す断面図である。
従来の方法は、次のようにして行われる。
ts1図に示すように、シリコ/基体【11上に、通常
の半導体装置製造工程に従って、シリコ7酸化膜(Si
n2膜)からなる絶縁膜(2)を形成し、その上に外部
リードとの接続用の電極パッド(3)を有する電極配線
膜を形成した後、常圧OVD法または減圧OVD法によ
って、まずリン濃度数モル−の810g llIである
り/ドープ810s lI−を約300OAの厚さに堆
積させ、つづいて高純度s1o*IIH1を約400O
Aの厚さに堆積させて表面床#!膜〔4)を形成し、さ
らに、表面保@暎(4)の電極パッド(3)上の部分に
所要の開口部を形成するのに必要なパターンを有するフ
ォトレジスト膜(5)を形成する。次に、第2図に示す
ように、表面保護膜(4)を、例えば、フッ酸、7ツ化
アンモ/、酢酸およびアルコールの混合液(混合比、6
:l:4:5)からなる表面保護膜エツチング液にてエ
ッチフグ処理して開口部を形成した後、不用となったフ
オトレジス)ill!(5)を除去する。
の半導体装置製造工程に従って、シリコ7酸化膜(Si
n2膜)からなる絶縁膜(2)を形成し、その上に外部
リードとの接続用の電極パッド(3)を有する電極配線
膜を形成した後、常圧OVD法または減圧OVD法によ
って、まずリン濃度数モル−の810g llIである
り/ドープ810s lI−を約300OAの厚さに堆
積させ、つづいて高純度s1o*IIH1を約400O
Aの厚さに堆積させて表面床#!膜〔4)を形成し、さ
らに、表面保@暎(4)の電極パッド(3)上の部分に
所要の開口部を形成するのに必要なパターンを有するフ
ォトレジスト膜(5)を形成する。次に、第2図に示す
ように、表面保護膜(4)を、例えば、フッ酸、7ツ化
アンモ/、酢酸およびアルコールの混合液(混合比、6
:l:4:5)からなる表面保護膜エツチング液にてエ
ッチフグ処理して開口部を形成した後、不用となったフ
オトレジス)ill!(5)を除去する。
上記の従来法によれば、第2図に示すように、表IiO
保護膜(41のフォトレジスト膜(5)の下へのサイド
エッチ77番こよろくい込み部が不均一に生ずるため、
エツチング精度が惑い。さらに、表面保護膜(4)がり
/ビーフ−8in2膜(財)と高純度SiO3膜(転)
との二層構造となっているため、前記の表面保護膜エツ
チング液によるエツチング速度が、リンドーノ5102
暎−に対する方が高純度810gg(19に対する方よ
り大きいため、リンドープSing rs(ロ)が過度
にエツチングされた形となる。このようになると、例え
ば、次工程において金属薄膜の被着を要する場合Iこ、
前記のくい込み部において金属薄膜の断線を生じるとい
う欠点をMしている。
保護膜(41のフォトレジスト膜(5)の下へのサイド
エッチ77番こよろくい込み部が不均一に生ずるため、
エツチング精度が惑い。さらに、表面保護膜(4)がり
/ビーフ−8in2膜(財)と高純度SiO3膜(転)
との二層構造となっているため、前記の表面保護膜エツ
チング液によるエツチング速度が、リンドーノ5102
暎−に対する方が高純度810gg(19に対する方よ
り大きいため、リンドープSing rs(ロ)が過度
にエツチングされた形となる。このようになると、例え
ば、次工程において金属薄膜の被着を要する場合Iこ、
前記のくい込み部において金属薄膜の断線を生じるとい
う欠点をMしている。
この発明は、上記の欠点を除去するためになされたもの
であり、表面保護膜のレジスト膜に被覆されていない部
分にイオン注入をして、この部分に対するエッチ7グ速
度をレジスト[に被覆されている部分に対するエツチン
グ速度より大きくすることによって、表面体amのサイ
ドエツチングを抑制することを目的としたものである。
であり、表面保護膜のレジスト膜に被覆されていない部
分にイオン注入をして、この部分に対するエッチ7グ速
度をレジスト[に被覆されている部分に対するエツチン
グ速度より大きくすることによって、表面体amのサイ
ドエツチングを抑制することを目的としたものである。
以下、実施例に基づいてこの発明を説明する。
第3図および第4図は表面体@膜のこの発明によるエッ
チ7グ方法の一実施例の主要段階をボす断面図である。
チ7グ方法の一実施例の主要段階をボす断面図である。
第3図および第4図において、第1図および第2図と同
一符号は第1図および第2図にて示したものと同様のも
のを表わしている。
一符号は第1図および第2図にて示したものと同様のも
のを表わしている。
実施例の方法は次のようにして行われる。
第3図に示すように、従来の方法と同様にして、表面保
護@ (41上に所要のパターンを有するフォトレジス
ト膜(5)を形成し、このフォトレジスト!(51をマ
スクにして、加速電圧150〜1lkV 、注入量5〜
7×11015o″″2程度でりンを表面体#i膜(4
)にイオン注入する。次に、表面保護膜(4)を、従来
の方法と同様の表面保護膜エツチング液にてエッチフグ
処理して開口部を形成した後、不用となったフィトレジ
スト膜(5)を味去すると、第4図番こ示す状態となる
。
護@ (41上に所要のパターンを有するフォトレジス
ト膜(5)を形成し、このフォトレジスト!(51をマ
スクにして、加速電圧150〜1lkV 、注入量5〜
7×11015o″″2程度でりンを表面体#i膜(4
)にイオン注入する。次に、表面保護膜(4)を、従来
の方法と同様の表面保護膜エツチング液にてエッチフグ
処理して開口部を形成した後、不用となったフィトレジ
スト膜(5)を味去すると、第4図番こ示す状態となる
。
L記の実施例の方法によれば、表面保護膜(4)の−7
オトレジスト換(5)に被覆されていtlい部分(こ1
ツノをイオン注入するから、この部分に対する二゛ンナ
ノグ速度が、フォトレジスト膜(51に被覆されている
部分に対するエツチング速度より大きくなる7:め、サ
イドエツチングを抑制することができる。
オトレジスト換(5)に被覆されていtlい部分(こ1
ツノをイオン注入するから、この部分に対する二゛ンナ
ノグ速度が、フォトレジスト膜(51に被覆されている
部分に対するエツチング速度より大きくなる7:め、サ
イドエツチングを抑制することができる。
また、表面体#i膜(4)の開口部を形成Tる部分の高
純[5102膜四にイオン注入〇こよりリンカイト′−
ビ/グされるから、前記の表面体Fa@工゛ンチンク゛
液1こよるり/ドープ5fO2膜(ロ)および尚純度S
iO2膜祷に対するエツチング速度の差を小さくできる
ため、リフドープ5102膜(ロ)が過度(こ工′ンチ
ングされるのを防止することができる。
純[5102膜四にイオン注入〇こよりリンカイト′−
ビ/グされるから、前記の表面体Fa@工゛ンチンク゛
液1こよるり/ドープ5fO2膜(ロ)および尚純度S
iO2膜祷に対するエツチング速度の差を小さくできる
ため、リフドープ5102膜(ロ)が過度(こ工′ンチ
ングされるのを防止することができる。
上記の実施例においては、表面保護膜(41カイ1〕/
ドープ51o2@(6)と高純度5102膜四との二層
構造になっている場合について述べたが、二層構造1と
なっていない表面体dIi映にも\この発明を121i
ii用することができる。その場合、表面保護膜にリン
カ(ドーグされていることは必ずしも必要で1まな(1
゜1ツノがドーグされていない表面体@膜の場合番こ1
ま、注入するイオ/として他のイオン、例え1z、ホク
素イオノを用いることができる。
ドープ51o2@(6)と高純度5102膜四との二層
構造になっている場合について述べたが、二層構造1と
なっていない表面体dIi映にも\この発明を121i
ii用することができる。その場合、表面保護膜にリン
カ(ドーグされていることは必ずしも必要で1まな(1
゜1ツノがドーグされていない表面体@膜の場合番こ1
ま、注入するイオ/として他のイオン、例え1z、ホク
素イオノを用いることができる。
以上詳述したように、この発明番こよる表面保護膜のエ
ツチング方法においては、表面体siの開口部形成部分
を露出させるレジスト膜をマスク+Cしi(の表面体s
i*に対する所定の工゛ンチ/ダ液のエツチング速度を
増大させるイオンをこの表面保護膜に注入するので、表
面保護膜のレジスト膜に被覆されていない部分に対する
工゛ンチ/り°速度が被覆されている部分に対する二゛
ンチ7グ速度より大きくなるから、サイドエツチングを
抑電uすることができ、エツチング精度が向上する。
ツチング方法においては、表面体siの開口部形成部分
を露出させるレジスト膜をマスク+Cしi(の表面体s
i*に対する所定の工゛ンチ/ダ液のエツチング速度を
増大させるイオンをこの表面保護膜に注入するので、表
面保護膜のレジスト膜に被覆されていない部分に対する
工゛ンチ/り°速度が被覆されている部分に対する二゛
ンチ7グ速度より大きくなるから、サイドエツチングを
抑電uすることができ、エツチング精度が向上する。
第1図および第2図は従来方法の主要段階を示す断面図
、第3図および第4図Cまこの発明の一実施例の生IR
段階を示す断面図である。 図において、(11はシリコ/基体く半導体基体〕、t
3Jは電極パッド(電極配線膜の一部) 、(41if
表向保護膜、(ロ)はす/ビー1810g1l、−は高
純度Bia111111、(61はフォトレジストWs
(レジスト膜)である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛 野 信 −(外1名J 第1図 第2図 第3図 第4図 手続補正書(g1発) ミ許庁長官殿 事件の表示 特願昭56−99588号0° 発
F!Jla名称 表面保1I11jlKのエツチ
ング方法3、補正をする者 事件との関係 特許出願人 5、 補正の対象 図面の第3図 6、 補正の内容 図面の#!3図を添付図面の第3図のとおりに訂正する
。 7、 添付書類の目録 訂正後の第3図を示す図面 1通以上 第3図
、第3図および第4図Cまこの発明の一実施例の生IR
段階を示す断面図である。 図において、(11はシリコ/基体く半導体基体〕、t
3Jは電極パッド(電極配線膜の一部) 、(41if
表向保護膜、(ロ)はす/ビー1810g1l、−は高
純度Bia111111、(61はフォトレジストWs
(レジスト膜)である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛 野 信 −(外1名J 第1図 第2図 第3図 第4図 手続補正書(g1発) ミ許庁長官殿 事件の表示 特願昭56−99588号0° 発
F!Jla名称 表面保1I11jlKのエツチ
ング方法3、補正をする者 事件との関係 特許出願人 5、 補正の対象 図面の第3図 6、 補正の内容 図面の#!3図を添付図面の第3図のとおりに訂正する
。 7、 添付書類の目録 訂正後の第3図を示す図面 1通以上 第3図
Claims (1)
- 【特許請求の範囲】 (11半導体基体に形成された半導体素子相互間を結線
する電極配線膜を被覆する表面保繰膜上にこの表面保護
膜の開口部形成部分を露出させる)(ターフを有するレ
ジスト膜を形成する工程、上記レジスト[をマスクにし
て所定のエツチ7グ液の上記表面保護膜に対するエッチ
ノブ速度を増大させるイオンを上記表面保護膜にイオノ
注入する工程、および上記レジスト膜をマスクにして上
記所定のエッチノブ液にて上記表面保護膜をエツチング
して開口部を形成する工程を備えた表面保護膜のエツチ
ング方法。 (2) 表面保護膜がリンをドープしたシリコ/酸化
膜からなる′下層と高純麓シリコン酸化膜からなる上層
との二層構造を有し、上記表面保護膜にリンをイオノ注
入することを特徴とする特許請求の範囲第1項記載の表
面゛保繰暎のエツチング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9938881A JPS58131A (ja) | 1981-06-24 | 1981-06-24 | 表面保護膜のエツチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9938881A JPS58131A (ja) | 1981-06-24 | 1981-06-24 | 表面保護膜のエツチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58131A true JPS58131A (ja) | 1983-01-05 |
Family
ID=14246118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9938881A Pending JPS58131A (ja) | 1981-06-24 | 1981-06-24 | 表面保護膜のエツチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58131A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4634494A (en) * | 1984-07-31 | 1987-01-06 | Ricoh Company, Ltd. | Etching of a phosphosilicate glass film selectively implanted with boron |
US4691676A (en) * | 1985-03-12 | 1987-09-08 | Nissan Motor Company, Limited | Apparatus for throttle valve control |
US4863556A (en) * | 1985-09-30 | 1989-09-05 | Siemens Aktiengesellschaft | Method for transferring superfine photoresist structures |
US4899623A (en) * | 1987-06-13 | 1990-02-13 | Vdo Adolf Schindling Ag | Control system for internal combustion engines |
US5037767A (en) * | 1985-03-13 | 1991-08-06 | U.S. Philips Corporation | Method of manufacturing a semiconductor device by ion implantation through an ion-sensitive resist |
US5385630A (en) * | 1993-06-29 | 1995-01-31 | Digital Equipment Corporation | Process for increasing sacrificial oxide etch rate to reduce field oxide loss |
-
1981
- 1981-06-24 JP JP9938881A patent/JPS58131A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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